JPS62179223A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
- Publication number
- JPS62179223A JPS62179223A JP1978486A JP1978486A JPS62179223A JP S62179223 A JPS62179223 A JP S62179223A JP 1978486 A JP1978486 A JP 1978486A JP 1978486 A JP1978486 A JP 1978486A JP S62179223 A JPS62179223 A JP S62179223A
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- JP
- Japan
- Prior art keywords
- bit
- conversion
- data
- conversion circuit
- digital data
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 46
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、固定小数点形式のディジタルデータを、複
数のＤＡ変換回路を用いてＤＡ変換するＤＡ変換器に関
する。
数のＤＡ変換回路を用いてＤＡ変換するＤＡ変換器に関
する。
［従来の技術］
コンピュータにて処理されるデータの形式には、符号な
しの整数や符号付きの整数あるいは精度の高い数値を表
すのに用いられる実数などがあり、符号付きの整数デー
タは、固定小数点形式と呼ばれ、仮数部と指数部からな
る浮動少数魚形式の実数データと区別される。固定小数
点形式では、Ｎビットのディジタルデータｙ は、Ｎ個
のベクトル成分で表現することができ、 ■ ｙ ＝ ［ｙＮ−、・ Ｎ−２・ Ｎ−３９・・・・
ｙｏ ］が一般に用いられる表現である。ただし、Ｔ
は、転置記号である。
しの整数や符号付きの整数あるいは精度の高い数値を表
すのに用いられる実数などがあり、符号付きの整数デー
タは、固定小数点形式と呼ばれ、仮数部と指数部からな
る浮動少数魚形式の実数データと区別される。固定小数
点形式では、Ｎビットのディジタルデータｙ は、Ｎ個
のベクトル成分で表現することができ、 ■ ｙ ＝ ［ｙＮ−、・ Ｎ−２・ Ｎ−３９・・・・
ｙｏ ］が一般に用いられる表現である。ただし、Ｔ
は、転置記号である。
そして、上記ディジタルデータｙ をアナログデータに
変換して表現した場合には、 と表すことができる。ただし、アナログデータＹは、オ
フセットバイナリ−形式で表現しである。
変換して表現した場合には、 と表すことができる。ただし、アナログデータＹは、オ
フセットバイナリ−形式で表現しである。
ところで、ディジタルデータｙ をアナログデータＹに
変換するのに用いられるＤＡ変換器としては、ディジタ
ルデータのビット長Ｎで決まる処理能力が必要なことは
、いうまでもなく、従来は、Ｎビットのディジタルデー
タをＤＡ変換するについては、単純にＮビットの処理能
力をもつＤＡ変換器か用いられていた。
変換するのに用いられるＤＡ変換器としては、ディジタ
ルデータのビット長Ｎで決まる処理能力が必要なことは
、いうまでもなく、従来は、Ｎビットのディジタルデー
タをＤＡ変換するについては、単純にＮビットの処理能
力をもつＤＡ変換器か用いられていた。
［発明が解決しようとする問題点］
上記従来のＤＡ変換器は、Ｎビットの固定小数点形式の
ディジタルデータｙ をＤＡ変換したいような場合に、
最低Ｎビットの処理能力を有するものを用いていたため
、例えば３２ビツトのディジタルデータを扱うコンピュ
ータなどは、使用するＤＡ変換器の構成が複雑化し、し
かも製造コストが高くつく等の問題点があった。
ディジタルデータｙ をＤＡ変換したいような場合に、
最低Ｎビットの処理能力を有するものを用いていたため
、例えば３２ビツトのディジタルデータを扱うコンピュ
ータなどは、使用するＤＡ変換器の構成が複雑化し、し
かも製造コストが高くつく等の問題点があった。
［問題点を解決するための手段］
この発明は、上記問題点を解決したものであり、Ｎビッ
トのディジタルデータのうち、Ｎよりも小なるにビット
のデータをＤＡ変換する主ＤＡ変換回路と、残りのＮ−
にビットのデータをＤＡ変換する副ＤＡ変換回路と、こ
れら主ＤＡ変換回路と副ＤＡ変換回路の各アナログ出力
を、適宜重み付けして加算する加算回路とから構成した
ことを特徴とするものである。
トのディジタルデータのうち、Ｎよりも小なるにビット
のデータをＤＡ変換する主ＤＡ変換回路と、残りのＮ−
にビットのデータをＤＡ変換する副ＤＡ変換回路と、こ
れら主ＤＡ変換回路と副ＤＡ変換回路の各アナログ出力
を、適宜重み付けして加算する加算回路とから構成した
ことを特徴とするものである。
［作用］
この発明は、ＤＡ変換しようとするＮビットの固定小数
点形式のディジタルデータのうち、Ｎよりも小なるにビ
ットのデータと残りのＮ−にビットのデータを、それぞ
れ主ＤＡ変換回路と副ＤＡ変換回路によりＤＡ変換し、
それぞれのアナログ出力を適宜重み付けして加算するこ
とにより、Ｎビットに満たない複数の低次のＤＡ変換回
路を用いて、ＮビットのディジタルデータをＤＡ変換す
る。
点形式のディジタルデータのうち、Ｎよりも小なるにビ
ットのデータと残りのＮ−にビットのデータを、それぞ
れ主ＤＡ変換回路と副ＤＡ変換回路によりＤＡ変換し、
それぞれのアナログ出力を適宜重み付けして加算するこ
とにより、Ｎビットに満たない複数の低次のＤＡ変換回
路を用いて、ＮビットのディジタルデータをＤＡ変換す
る。
［実施例］
以下、この発明の実施例について、図面を参照して説明
する。図は、この発明のＤＡ変換器の一実施例を示す回
路構成図である。
する。図は、この発明のＤＡ変換器の一実施例を示す回
路構成図である。
図中、ＤＡ変換器ｌは、Ｎビットの固定小数点形式のデ
ィジタルデータのうち、Ｎよりも小なるにビットのデー
タをＤＡ変換する主ＤＡ変換回路２と、残りのＮ−にビ
ットのデータをＤＡ変換する副ＤＡ変換回路３と、これ
ら主ＤＡ変換回路２と副ＤＡ変換回路３の各アナログ出
力を、適宜重み付けして加算する加算回路４とから構成
される。
ィジタルデータのうち、Ｎよりも小なるにビットのデー
タをＤＡ変換する主ＤＡ変換回路２と、残りのＮ−にビ
ットのデータをＤＡ変換する副ＤＡ変換回路３と、これ
ら主ＤＡ変換回路２と副ＤＡ変換回路３の各アナログ出
力を、適宜重み付けして加算する加算回路４とから構成
される。
ＤＡ変換器ｌ全体の基本的な構成原理は、オフセットバ
イナリ−形式で表現したアナログデータＹを、上位にビ
ットのデータと下位Ｎ−にビットのデータに分解するこ
とに始まる。（ただし、ｋは、０＜ｋ≦Ｎ−１なる整数
である。）すなわち、 ？こ示される数式展開を行うことにより、上位にビット
のデータに対するＤＡ変換出力Ｙｍと、下位Ｎ−にビッ
トのデータに対するＤＡ変換出力Ｙｓにゲイン重み１／
２ｋを乗じた値と、オフセラ）１／２ｋを加算すること
で、アナログデータＹが得られることが判る。ここで重
要なことは、ＤＡ変換出力ＹｍとＹｓでは、項数が異な
ったとしても、同一の表現形式で数式化されていること
である。従って、図に示したごとく、主ＤＡ変換回路２
と副ＤＡ変換回路３は、同一の変換方式のもので、処理
能力をにビットとＮ−にビットのごとく３２ビツトのデ
ィジタルデータを取り扱うコンピュータの場合、Ｎ＝３
２であるから、ｋ＝１６に選ぶことにより、主ＤＡ変換
回路２と副ＤＡ変換回路３として、全く同一のものを用
いることができる。
イナリ−形式で表現したアナログデータＹを、上位にビ
ットのデータと下位Ｎ−にビットのデータに分解するこ
とに始まる。（ただし、ｋは、０＜ｋ≦Ｎ−１なる整数
である。）すなわち、 ？こ示される数式展開を行うことにより、上位にビット
のデータに対するＤＡ変換出力Ｙｍと、下位Ｎ−にビッ
トのデータに対するＤＡ変換出力Ｙｓにゲイン重み１／
２ｋを乗じた値と、オフセラ）１／２ｋを加算すること
で、アナログデータＹが得られることが判る。ここで重
要なことは、ＤＡ変換出力ＹｍとＹｓでは、項数が異な
ったとしても、同一の表現形式で数式化されていること
である。従って、図に示したごとく、主ＤＡ変換回路２
と副ＤＡ変換回路３は、同一の変換方式のもので、処理
能力をにビットとＮ−にビットのごとく３２ビツトのデ
ィジタルデータを取り扱うコンピュータの場合、Ｎ＝３
２であるから、ｋ＝１６に選ぶことにより、主ＤＡ変換
回路２と副ＤＡ変換回路３として、全く同一のものを用
いることができる。
ところで、前記３個の値Ｙｍ、Ｙｓ、１／２を加算する
加算回路４は、主ＤＡ変換回路２の出力ＹｍをＹｍ／Ｒ
に電圧−電流変換するための抵抗Ｒと、副ＤＡ変換回路
３の出力ＹｓをＹｓ／２ｋＲに電圧−電流変換するため
の抵抗２Ｒ及び、電流！ ／ ２ｋＲを出力する定電流
源４ａが反転入力端子に接続され、出力端子と反転入力
端子を結ぶ帰還路に、帰還抵抗Ｒが介挿された反転増幅
器４ｂからなる。
加算回路４は、主ＤＡ変換回路２の出力ＹｍをＹｍ／Ｒ
に電圧−電流変換するための抵抗Ｒと、副ＤＡ変換回路
３の出力ＹｓをＹｓ／２ｋＲに電圧−電流変換するため
の抵抗２Ｒ及び、電流！ ／ ２ｋＲを出力する定電流
源４ａが反転入力端子に接続され、出力端子と反転入力
端子を結ぶ帰還路に、帰還抵抗Ｒが介挿された反転増幅
器４ｂからなる。
この反転増幅器４ｂは、非反転入力端子が接地されてお
り、反転入力端子に加算入力された電流（Ｙｍ／Ｒ）＋
（Ｙｓ／２Ｒ）＋ （１／２ｒＬ）に、帰還抵抗Ｒに
負号を付した乗算を行うものであり、その出力−Ｙは、
Ｙ、、ｍ＋ （Ｙ ｓ／２ｋ） ＋ （１／ ２ｋ）と
なる。このことからも判るように、上位にビットのデー
タに対するＤへ変換出力Ｙｍと、下位のＮ−にビットの
データに対するＤＡ変換出力Ｙｓにゲイン重み１／２ｋ
を乗じた値と、さらにオフセットｌ／２ｋを加算するこ
とで、アナログデータＹが得られる。
り、反転入力端子に加算入力された電流（Ｙｍ／Ｒ）＋
（Ｙｓ／２Ｒ）＋ （１／２ｒＬ）に、帰還抵抗Ｒに
負号を付した乗算を行うものであり、その出力−Ｙは、
Ｙ、、ｍ＋ （Ｙ ｓ／２ｋ） ＋ （１／ ２ｋ）と
なる。このことからも判るように、上位にビットのデー
タに対するＤへ変換出力Ｙｍと、下位のＮ−にビットの
データに対するＤＡ変換出力Ｙｓにゲイン重み１／２ｋ
を乗じた値と、さらにオフセットｌ／２ｋを加算するこ
とで、アナログデータＹが得られる。
このように、上記ＤＡ変換器１は、ＤＡ変換しようとす
るＮビットの固定少散点形式のディジタルデータのうち
、Ｎよりも小なるにビットのデータと残りのＮ−にビッ
トのデータを、それぞれ主ＤＡ変換回路２と副ＤＡ変換
回路３によりＤＡ変換し、それぞれのアナログ出力を重
み付けし、加算回路４にて加算することにより、Ｎビッ
トに満たない複数の低次のＤＡ変換回路２．３を用いて
、ＮビットのディジタルデータをＤＡ変換することがで
きる。従って、全体としてＮビットのビット長をもつデ
ィジタルデータを、ｋビットの処理能力をもつ主ＤＡ変
挽回路２とＮ−にビットの処理能力をもつ副ＤＡ変換回
路３という、少なくとも２個の、ともに低次のＤＡ変換
回路２．３の組み合わせでＤＡ変換することができ、こ
れによりビット長が大であるディジタルデータを、低コ
ストでアナログデータに変換することができる。
るＮビットの固定少散点形式のディジタルデータのうち
、Ｎよりも小なるにビットのデータと残りのＮ−にビッ
トのデータを、それぞれ主ＤＡ変換回路２と副ＤＡ変換
回路３によりＤＡ変換し、それぞれのアナログ出力を重
み付けし、加算回路４にて加算することにより、Ｎビッ
トに満たない複数の低次のＤＡ変換回路２．３を用いて
、ＮビットのディジタルデータをＤＡ変換することがで
きる。従って、全体としてＮビットのビット長をもつデ
ィジタルデータを、ｋビットの処理能力をもつ主ＤＡ変
挽回路２とＮ−にビットの処理能力をもつ副ＤＡ変換回
路３という、少なくとも２個の、ともに低次のＤＡ変換
回路２．３の組み合わせでＤＡ変換することができ、こ
れによりビット長が大であるディジタルデータを、低コ
ストでアナログデータに変換することができる。
なお、上記実施例では、ＤＡ変換器１を主副２個のＤＡ
変換回路２，３で構成したが、主副どちらのＤＡ変換回
路２，３も、同様の構成原理に基づいて、さら１こ２以
上のＤＡ変換回路に分解可能であり、従ってＤＡ変換器
を、例えば１２ビツトの処理能力をもつ３個のＤＡ変換
回路で構成することにより、製造コストのより一層の低
減も可能である。
変換回路２，３で構成したが、主副どちらのＤＡ変換回
路２，３も、同様の構成原理に基づいて、さら１こ２以
上のＤＡ変換回路に分解可能であり、従ってＤＡ変換器
を、例えば１２ビツトの処理能力をもつ３個のＤＡ変換
回路で構成することにより、製造コストのより一層の低
減も可能である。
Ｕ発明の効果コ
以上説明したように、この発明は、ＤＡ変換しようとす
るＮビットの固定少数点彩式のディジタルデータのうち
、Ｎよりも小なるにビットのデータと残りのＮ−にビッ
トのデータを、それぞれ主ＤＡ変換回路と副ＤＡ変換回
路によりＤＡ変換し、それぞれのアナログ出力を重み付
けして加算することにより、Ｎビットに満たない複数の
低次のＤＡ変換回路を用いて、Ｎビットのディジタルデ
ータをＤＡ変換する構成としたから、全体としてＮビッ
トのビット長をもつディジタルデータを、ｋビットの処
理能力をもつ主ＤＡ変換回路とＮ−にビットの処理能力
をもつ副ＤＡ変換回路という、少なくとも２個の、とも
に低次のＤＡ変換回路の組み合わせでＤＡ変換すること
ができ、これによりビット長が大であるディジタルデー
タを、低コストでアナログデータに変換することができ
る等の優れた効果を奏する。
るＮビットの固定少数点彩式のディジタルデータのうち
、Ｎよりも小なるにビットのデータと残りのＮ−にビッ
トのデータを、それぞれ主ＤＡ変換回路と副ＤＡ変換回
路によりＤＡ変換し、それぞれのアナログ出力を重み付
けして加算することにより、Ｎビットに満たない複数の
低次のＤＡ変換回路を用いて、Ｎビットのディジタルデ
ータをＤＡ変換する構成としたから、全体としてＮビッ
トのビット長をもつディジタルデータを、ｋビットの処
理能力をもつ主ＤＡ変換回路とＮ−にビットの処理能力
をもつ副ＤＡ変換回路という、少なくとも２個の、とも
に低次のＤＡ変換回路の組み合わせでＤＡ変換すること
ができ、これによりビット長が大であるディジタルデー
タを、低コストでアナログデータに変換することができ
る等の優れた効果を奏する。
図は、この発明のＤＡ変換器の一実施例を示す回路構成
図である。 １、、、ＤＡ変換器、２．、、主ＤＡ変換回路。 ３０１．副ＤＡ変換回路。
図である。 １、、、ＤＡ変換器、２．、、主ＤＡ変換回路。 ３０１．副ＤＡ変換回路。
Claims (1)
- Ｎビットの固定小数点形式のディジタルデータのうち、
Ｎよりも小なるｋビットのデータをＤＡ変換する主ＤＡ
変換回路と、残りのＮ−ｋビットのデータをＤＡ変換す
る副ＤＡ変換回路と、これら主ＤＡ変換回路と副ＤＡ変
換回路の各アナログ出力を、適宜重み付けして加算する
加算回路とからなるＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978486A JPS62179223A (ja) | 1986-01-31 | 1986-01-31 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978486A JPS62179223A (ja) | 1986-01-31 | 1986-01-31 | Ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62179223A true JPS62179223A (ja) | 1987-08-06 |
Family
ID=12008952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978486A Pending JPS62179223A (ja) | 1986-01-31 | 1986-01-31 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62179223A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362093B1 (ko) * | 1997-10-09 | 2003-02-07 | 가부시끼가이샤 도시바 | 디지털/아날로그변환기 |
-
1986
- 1986-01-31 JP JP1978486A patent/JPS62179223A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362093B1 (ko) * | 1997-10-09 | 2003-02-07 | 가부시끼가이샤 도시바 | 디지털/아날로그변환기 |
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