JP4750059B2 - シングルビット振幅調整回路 - Google Patents

Description

本発明は、ΔΣ変調器等から入力される１ビット信号で表現される信号の振幅調整をシングルビット演算処理によって行うシングルビット振幅調整回路に関するものである。

ΔΣ変調方式のＡ/Ｄ（アナログ/デジタル）変換器は、入力アナログ信号の電圧値とＡ/Ｄ変換器の基準電圧値との比をデジタル値で表して出力する。従って、Ａ/Ｄ変換器の性能に記載されるフルスケール値は、基準電圧の絶対値に依存する。また、Ａ/Ｄ変換器に入力されるアナログ値は、Ａ/Ｄ変換器から出力されるデジタル値とＡ/Ｄ変換器の性能に記載されるフルスケール値とから、算出されることになる。よって、Ａ/Ｄ変換器に入力されるアナログ値を正確に算出するためには、正確なフルスケール値を必要とする。しかし、実際のところ、ΔΣ変調方式のＡ/Ｄ変換器の積分器部分を構成するために、アナログ素子であるコンデンサー等の比を必要とし、これらアナログ素子の絶対値精度には限界があるので、フルスケール値に誤差が生じる。従って、Ａ/Ｄ変換器に入力されるアナログ値を正確に算出するためには、Ａ/Ｄ変換器の性能に記載されるフルスケール値ではなくて現状の実際のフルスケール値を事前に認識するか、もしくは規定のフルスケールに合わせ込む振幅調整が必要である。従来、この振幅調整法には 以下の２つ調整方法がある。

第一の方法は、Ａ/Ｄ変換器の基準電圧をアナログ回路を用いて可変にし、フルスケール値が所望の値になるように基準電圧を調整する方法である。

第二の方法は、Ａ/Ｄ変換器から出力されるデジタル値が所望の値で所望の分解能になるように、デジタル乗算器を用いてＡ/Ｄ変換器から出力されるデジタル値に所定の振幅調整値をかけ算する方法である。

図１は、この第二の方法を用いて出力の振幅を調整する従来の振幅調整回路を用いたΔΣ変調方式のＡ/Ｄ変換器１の構成を示すブロック図である。このＡ/Ｄ変換器１は、ΔΣ変調器１ａ、基準電圧発生器１ｂ、デジタルフィルタ１ｃ、乗算器１ｄおよび振幅調整値レジスタ１ｅから構成されている。Ａ/Ｄ変換器１に入力されるアナログ信号は、ΔΣ変調器１ａにより、基準電圧発生器１ｂから出力される基準電圧を基準に、１ビットのデジタル信号（“＋１”または“−１”の２値で表現される信号で以下「１ビット信号」と呼ぶ）に変換されて、出力される。この出力される１ビット信号は、デジタルフィルタ１ｃによりフルスケールに応じた多ビット（例えば１６ビット）のデジタル信号（以下「多ビット信号」と呼ぶ）で表されるデジタル値に変換されて、出力される。この出力されるデジタル値は、乗算器１ｄにおいて、振幅調整値レジスタ１ｅに設定された複数桁の振幅調整値と乗算され、フルスケール値が所望の値で所望の分解能になるように調整される。ここで、乗算器１ｄおよび振幅調整値レジスタ１ｅは、Ａ/Ｄ変換器１の出力の振幅調整回路を構成している。コストダウンの観点からアナログ回路を縮小化する傾向があるため、アナログ回路を用いる第一の方法は採用される機会が少なく、第二の方法が振幅調整法として主に採用されている。

また、上記のΔΣ変調器１ａを用いたシングルビット演算回路としては、従来、下記の特許文献１および特許文献２に開示されたものがある。
特開２００１−９４４３０号公報 特開２００５−３０３９４４号公報

ΔΣ変調方式のＡ/Ｄ変換器は、入力アナログ信号を高分解能でデジタル信号として出力する有効な手段である。市販のΔΣ変調方式のＡ/Ｄ変換器には、出力デジタル信号が１６ビット、中には２０ビットを超えて表される高い分解能の製品もある。

このような分解能を有するＡ/Ｄ変換器の出力に対して振幅調整を実施して所望のフルスケールを得たい場合、振幅調整回路に必要な乗算器は以下のように求められる。例えば、図１において、ΔΣ変調器１ａから出力される１ビット信号はデジタルフィルタ１ｃにより１６ビットのデジタル値に変換されるが、この出力を例えば０倍〜２倍、つまり、０％〜２００％の１％ステップの２００ステップで振幅調整をする場合、振幅調整値レジスタ1ｅの振幅調整値を８桁（２^８=２５６）にして、１６ビット×８ビットの乗算を行う乗算器１ｄが必要となる。更に性能の良い０.１％ステップの２０００ステップで振幅調整をする場合、振幅調整値レジスタ1ｅの振幅調整値を１１桁（２^１１=２０４８）にして、１６ビット×１１ビットの乗算を行う乗算器１ｄが必要となる。この乗算器１ｄは、１７６（=１６×１１）個のアンドゲートと１７６個の全加算器とを必要とする。

一般に、Ｎビットの分解能を有するΔΣ変調方式のＡ/Ｄ変換器において、振幅調整値レジスタ1ｅの振幅調整値をＭ桁で振幅調整する場合、Ｎビット×Ｍビットの乗算を行う乗算器が必要となる。この場合、この乗算器は単純にＮ×Ｍ個のアンドゲートと全加算器とを必要とする。従ってＮ、Ｍの値が大きい高い分解能で大きな振幅調整値の場合、乗算器の規模が大きくなり、多くの回路素子および広い実装面積を必要とする。

本発明はこのような課題を解決するためになされたもので、入力信号の振幅を調整する振幅調整値を表す桁数を持つ振幅調整値レジスタと、１ビット信号で表現される前記入力信号と振幅調整値レジスタの各桁から１ビット信号で出力される振幅調整値との乗算処理を１ビット信号で行って乗算処理の結果を多ビット信号に変換することなく１ビット信号の形態で出力するシングルビット乗算器とから、シングルビット振幅調整回路を構成した。

本構成によれば、１ビット信号で表現される入力信号は、１ビット信号のままの状態で
シングルビット乗算器によって振幅調整値レジスタから出力される振幅調整値と乗算され、振幅が調整される。このため、従来のようにＮビットの多ビット信号とＭビットの振幅調整値との乗算（Ｎ×Ｍ）をすることなく振幅調整が行え、乗算器を構成する回路素子の個数を減らすことができ、振幅調整回路の回路規模を１/Ｎに縮小化することが可能となる。

また、本発明は、シングルビット乗算器が、入力信号と振幅調整値レジスタから出力される振幅調整値の各桁との排他的論理和を演算する複数の排他的論理和回路と、振幅調整値の各桁に対応するこれら排他的論理和回路の桁出力を各段で積算する多段接続された複数のシングルビット加算器とから構成され、これらシングルビット加算器は、同じ段で重複する信号に対する加算処理を、同じ段における複数のシングルビット加算器を用いずに、信号の重複数に応じた所定の重みが付与された１ビット信号の桁出力と、その桁出力の桁の隣の桁までの桁出力の、同じ段における１つのシングルビット加算器から出力される積算結果との加算処理として、後段の１つのシングルビット加算器で行うことを特徴とする。

本構成によれば、任意の段で重複する信号は、１つの信号としてその段の後段の演算器に直接与えられ、この後段の演算器において信号の重複数に応じた重みが付与されて演算処理が行われる。このため、信号が重複する任意の段の複数の演算器を用いずに、これらを用いた場合と同じ演算処理を後段の１つの演算器で行うことができる。この結果、乗算器を構成する回路素子の個数をさらに減らすことができ、振幅調整回路の回路規模をさらに縮小化することが可能となる。

また、本発明は、前記入力信号が、ΔΣ変調によってアナログ信号を１ビットのデジタル信号に変換するΔΣ変調器の出力信号であることを特徴とする。

本構成によれば、ΔΣ変調された１ビット信号は、多ビット信号に変換されることなく、
１ビット信号のままの状態で、振幅調整値と乗算されて、振幅調整が行われる。このため、ΔΣ変調された１ビット信号の振幅調整を行えるシングルビットΔΣ変調演算回路が提供される。

また、本発明は、前記入力信号が、ΔΣ変調によってアナログ信号を１ビットのデジタル信号に変換する２つのΔΣ変調器の各出力のシングルビット乗算結果であることを特徴とする。

本構成によれば、２つのΔΣ変調器に入力される２つのアナログ信号をそれぞれ例えば電流、電圧とすれば、２つのΔΣ変調器の各出力のシングルビット乗算結果は電力量になるので、この電力量を表すデジタル信号の振幅調整を行うことが可能となる。

本発明によれば、上記のように、１ビット信号で表現される入力信号は、１ビット信号のままの状態でシングルビット乗算器によって振幅調整値レジスタから出力される振幅調整値と乗算され、振幅が調整される。このため、従来のようにＮビットの多ビット信号とＭビットの振幅調整値との乗算（Ｎ×Ｍ）をすることなく振幅調整が行え、乗算器を構成する回路素子の個数を減らすことができ、振幅調整回路の回路規模を１/Ｎに縮小化することが可能となる。

次に、本発明の最良の実施の形態によるシングルビット振幅調整回路について説明する。

図２は、この最良の実施の形態によるシングルビット振幅調整回路を用いたΔΣ変調方式のＡ/Ｄ変換器２を示している。

Ａ/Ｄ変換器２は、ΔΣ変調器２ａ、基準電圧発生器２ｂ、シングルビット乗算器２ｃ、振幅調整値レジスタ２ｄおよびデジタルフィルタ２ｅから構成されている。Ａ/Ｄ変換器２に入力されるアナログ信号は、ΔΣ変調器２ａにより基準電圧発生器２ｂから出力される基準電圧を基準に、“＋１”または“−１”の２値で表現されるデジタル信号である１ビット信号Ｘに変換されて、出力される。この出力される１ビット信号Ｘは、シングルビット乗算器２ｃにおいて、振幅調整値レジスタ２ｄの振幅調整値（Ｍ桁）と乗算される。本実施形態では、振幅調整値レジスタ２ｄの桁数Ｍは１１で振幅調整値が２進数の２^１１に設定されており、Ａ/Ｄ変換器２から出力されるデジタル信号は２^１１（=２０４８）倍されて、０．１％ステップの２０００ステップで振幅調整される。この乗算の結果出力される１ビット信号は、デジタルフィルタ２ｅにより、フルスケールに応じた１６ビットの多ビット信号に変換されて、出力される。

図３は、図２に示すシングルビット乗算器２ｃおよび振幅調整値レジスタ２ｄから構成される本実施形態のシングルビット振幅調整回路のより詳細な図である。

シングルビット乗算器２ｃは、１１個の否定排他的論理和（ＥＸＮＯＲ）回路３１ａ〜３１ｋ、１１個のシングルビット加算器３２ａ〜３２ｋ、１１個の桁値出力回路３３ａ〜３３ｋおよび１個のトグル出力回路３４から構成されている。振幅調整値レジスタ２ｄは振幅調整値を表す桁数に応じた数の桁出力を有しており、各桁には２進数で表現される振幅調整値に応じて「１」または「０」の数値が予めセットされている。桁値出力回路３３ａ〜３３ｋは、振幅調整値レジスタ２ｄの各桁にセットされている数値に応じた出力をＥＸＮＯＲ回路３１ａ〜３１ｋの各一入力に与える。具体的には、桁値出力回路３３ａ〜３３ｋは、振幅調整値レジスタ２ｄの桁出力の数値が「１」である場合、“＋１”、“＋１”、…を継続的に出力し、桁出力の数値が「０」である場合、“＋１”と“−１”とをタイム・インデックス（時間を表す変数）ｎ毎に交互に出力し続ける。

また、ＥＸＮＯＲ回路３１ａ〜３１ｋの各他入力には、ΔΣ変調器２ａから出力される１ビット信号Ｘが与えられている。ＥＸＮＯＲ回路３１ａ〜３１ｋは、桁値出力回路３３ａ〜３３ｋから出力される振幅調整値レジスタ２ｄの各桁出力と、ΔΣ変調器２ａから出力される１ビット信号Ｘとの排他的論理和を演算する。この演算結果は、シングルビット加算器３２ａ〜３２ｋの各一入力に信号y(n)として与えられている。

シングルビット加算器３２ａの他入力には、トグル出力回路３４の出力が信号x(n)として与えられており、シングルビット加算器３２ｂ〜３２ｋの各他入力には、前段のシングルビット加算器３２ａ〜３２ｊの出力が信号ｘ(n)として与えられている。トグル出力回路３４は、“＋１”と“−１”とをタイム・インデックスｎ毎に交互に出力し続ける回路である。ΔΣ変調器２ａから出力される１ビット信号Ｘは、ＥＸＮＯＲ回路３１ａ〜３１ｋで振幅調整値レジスタ２ｄの各桁出力と排他的論理和がとられ、これらの演算結果がシングルビット加算器３２ａ〜３２ｋで加算処理されることにより、Ｍ桁の振幅調整値によって振幅調整が行われ、最終的に振幅調整値との乗算結果がシングルビット乗算器２ｃから１ビット信号として出力される。ここで、シングルビット加算器３２ａ〜３２ｋの加算処理では、後述する重み付き加算が行われている。

図４は、図３に示すシングルビット加算器３２ａ〜３２ｋのそれぞれの具体的な回路図である。

各シングルビット加算器３２ａ〜３２ｋは、１個のＤフリップフロップ（Ｄ−ＦＦ）回路４３、２個の排他的論理和回路（ＥＸＯＲ）４１、４２および３個の否定論理積（ＮＡＮＤ）回路４４〜４６から構成されている。シングルビット加算器３２ａ〜３２ｋは、入力される２つの１ビット信号x(n)，y(n)を加算して、加算結果を１ビット信号z(n)として出力する。ここで、入出力される１ビット信号x(n)、y(n)、z(n)は、論理のハイ（Ｈ）レベルに対応した“＋１”、または論理のロー（Ｌ）レベルに対応した“−１”の値をとる。

シングルビット加算器３２ａ〜３２ｋの各出力１ビット信号z(n)は、x(n)=y(n)の場合、
z(n)={x(n-1)+y(n-1)}/2
Q(n)=Q(n-1)
となる。ここで、Q(n)は、シングルビット加算器３２ａ〜３２ｋの内部状態、つまり、Ｄフリップフロップ回路４３のQ出力を示す内部変数であり、１タイム・インデックス前の内部変数Q(n-1)に応じて、“＋１”または“−１”の２値のいずれかをとる。

また、x(n)≠y(n)の場合、各出力１ビット信号z(n)は、
z(n)=Q(n-1)
Q(n)=Q(n-1)×(-1)
となる。すなわち、x(n)≠y(n)の場合には、出力信号z(n)として、１タイム・インデックス前の内部変数Q(n-1)が出力され、また、内部変数Q(n)は、１タイム・インデックス前の内部変数Q(n-1)の符号を反転したものとなる。従って、この場合、出力信号z(n)は、１タイム・インデックス毎に“＋１”と“−１”とを交互に繰り返す、数値「０」を表現する信号になる。

本実施形態では、１タイム・インデックスは、ΔΣ変調器２ａによるアナログ入力信号に対するサンプリング周波数の２倍の速さの時間に設定されている。従って、ΔΣ変調器２ａのΔΣ変調結果１サンプルに対し、シングルビット乗算器２ｃの内部では２回の演算が行われ、シングルビット加算器３２ａ〜３２ｋでは２回の加算処理が行われる。このため、上記のように１タイム・インデックス毎に“＋１”と“−１”とを交互に繰り返すことにより、瞬間的には誤差を持つが、ΔΣ変調結果１サンプルに対しては数値「０」を表現することが可能になっている。

下記の表１は、上記のシングルビット加算器３２ａ〜３２ｋの真理値表である。

次に、上述したシングルビット加算器３２ａ〜３２ｋによる重み付き加算処理について説明する。

従来、１ビット信号a，b，cの和(a+b)+(b+c)=a+2b+cは、図５（ａ）に示すように、３個の同一のシングルビット加算器５１〜５３を２段接続することで計算される。このとき、例えば、a=b=c=1とすると、１段目におけるシングルビット加算器５１，５２でのa+b，b+cの通常の加算結果は、a+b=2，b+c=2となるが、シングルビット加算器５１，５２における出力信号は、“2”という重みを保持しながら“1”で表現される。同様に、２段目におけるシングルビット加算器５３での(a+b)+(b+c)の加算結果は、a+2b+c=4となるが、シングルビット加算器５３における出力信号は“4”という重みを保持しながら“1”で表現される。

一方、重み付き加算を用いた場合、１段目で重複する信号bに対する加算処理を１段目のシングルビット加算器５１，５２で行わず、同図（ｂ）に示すように、信号bの重複数“2”に応じた重みを付与し、２段目の１つのシングルビット加算器５３で、信号bを2bとして加算処理を行うことで、シングルビット加算器５２を省略することができる。この結果、同図（ｂ）におけるシングルビット加算器５３での加算処理は(a+c)+(b+b)として認識されるため、出力信号は同図（ａ）と同じa+2b+cとなり、“4”という重みを保持しながら“1”で表現され、同図（ａ）と同図（ｂ）に示す各加算器は等価となる。従って、同図（ｂ）の加算器に用いた重み付き加算より、シングルビット加算器の使用数を減らすことが可能となる。

図３に示すシングルビット乗算器２ｃでは、ＥＸＮＯＲ回路３１ｂの出力は、２倍（×２）の重み付けがされて２段目のシングルビット加算器３２ｂに与えられている。また、ＥＸＮＯＲ回路３１ｃの出力は、４倍（×４）の重み付けがされて３段目のシングルビット加算器３２ｃに与えられており、同様に、ＥＸＮＯＲ回路３１ｄ〜３１ｋの出力は、８倍（×８）〜１０２４倍（×１０２４）の重み付けがされて、４段目のシングルビット加算器３２ｄ〜１１段目のシングルビット加算器３２ｋに与えられている。また、ＥＸＮＯＲ回路３１ａの出力は、重み付けがされないで、１段目のシングルビット加算器３２ａに与えられている。このシングルビット加算器３２ａでは、トグル出力回路３４の、１タイム・インデックス毎に“＋１”と“−１”とを交互に繰り返して数値「０」を表現するトグル出力と加算処理が行われることにより、ＥＸＮＯＲ回路３１ａによる最下位ビットの乗算結果に影響が及ばないようにしている。

次に、上述した構成を持つ本実施形態によるシングルビット振幅調整回路の動作について説明する。

ここで、振幅を調整するために設定する振幅調整値レジスタ２ｄの１１桁の振幅調整値をＫＪＩＨＧＦＥＤＣＢＡと置く。この振幅調整値ＫＪＩＨＧＦＥＤＣＢＡは「０」または「１」の２進数の数値で表現されるため、その範囲は「０００００００００００」〜「１１１１１１１１１１１」までの範囲である。

図３において、振幅調整値レジスタ２ｄからは、上記の振幅調整値ＫＪＩＨＧＦＥＤＣＢＡが１１個の各桁出力から出力される。シングルビット演算は“＋１”または“−１”の２値で表現される１ビット信号を扱う演算であるため、振幅調整値レジスタ２ｄからの各桁出力は、桁値出力回路３３ａ〜３３ｋによって上記の２値に変換される。つまり、桁値出力回路３３ａ〜３３ｋからは、振幅調整値レジスタ２ｄの桁出力の値が２進数の「１」である場合、“＋１”、“＋１”、…が継続的に出力され、桁出力が２進数の「０」である場合、“＋１”と“−１”がタイム・インデックス毎に交互に出力される。

この変換された振幅調整値ＫＪＩＨＧＦＥＤＣＢＡは、ＥＸＮＯＲ回路３１ａ〜３１ｋにより、ΔΣ変調器２ａから出力される１ビット信号Ｘとの排他的論理和がとられ、１ビット信号Ｘと乗算される。その乗算結果、ＥＸＮＯＲ回路３１ａ〜３１ｋから出力される１ビット信号は、それぞれＡ・Ｘ、Ｂ・Ｘ、Ｃ・Ｘ、…、Ｋ・Ｘとなる。これら１ビット信号は、シングルビット加算器３２ａ〜３２ｋにより上述した重み付きの加算処理が行われる。つまり、多段接続されたシングルビット加算器３２ｂ〜３２ｋでは、ＥＸＮＯＲ回路３１ｂ〜３１ｋからの重みが付与された各乗算結果と、前段のシングルビット加算器３２ａ〜３２ｊから出力される加算結果との加算処理が行われる。すなわち、２段目のシングルビット加算器３２ｂにＥＸＮＯＲ回路３１ｂから入力される１ビット信号Ｂ・Ｘには、２倍の重みが付与される。そして、シングルビット加算器３２ｂにおいて、“２”という重みが付与されてＥＸＮＯＲ回路３１ｂから出力された乗算結果の１ビット信号Ｂ・Ｘと、前段のシングルビット加算器３２ａから出力された加算結果の１ビット信号Ａ・Ｘとが加算処理されて、シングルビット加算器３２ｂからは１ビット信号（Ａ・Ｘ+２Ｂ・Ｘ）が出力される。同様に、３段目のシングルビット加算器３２ｃにＥＸＮＯＲ回路３１ｃから入力される１ビット信号Ｃ・Ｘには、４倍の重みが付与される。そして、シングルビット加算器３２ｃにおいて、“４”という重みが付与されてＥＸＮＯＲ回路３１ｃから出力された乗算結果の１ビット信号Ｃ・Ｘと、前段のシングルビット加算器３２ｂから出力された加算結果の１ビット信号（Ａ・Ｘ+２Ｂ・Ｘ）とが加算処理されて、
シングルビット加算器３２ｃからは１ビット信号（Ａ・Ｘ+２Ｂ・Ｘ+４Ｃ・Ｘ）が出力される。４段目のシングルビット加算器３２ｄ〜１１段目のシングルビット加算器３２ｋでも、同様な重み付き加算処理が行われる。これら加算処理の結果、シングルビット乗算器２ｃから出力される振幅調整後出力は、以下の通りの１ビット信号となる。

振幅調整後出力=Ｘ×（ＫＪＩＨＧＦＥＤＣＢＡ）
=１０２４Ｋ・Ｘ+５１２Ｊ・Ｘ+２５６Ｉ・Ｘ+１２８Ｈ・Ｘ+６４Ｇ・Ｘ+３２Ｆ・Ｘ+１６Ｅ・Ｘ+８Ｄ・Ｘ+４Ｃ・Ｘ+２Ｂ・Ｘ+Ａ・Ｘ

シングルビット乗算器２ｃの内部の動作周波数は、前述したようにΔΣ変調器２ａの動作周波数（サンプリング周波数）の２倍で動作しているため、振幅調整値レジスタ２ｄの振幅調整値ＫＪＩＨＧＦＥＤＣＢＡが全て数値「１」である場合、振幅調整は２倍の２００％で行われる。また、振幅調整値の最上位ビットＫのみが「１」である場合、振幅調整はフルスケール（２００％）の半分（１/２倍）である１００％で行われ、振幅調整値ＫＪＩＨＧＦＥＤＣＢＡが全て「０」である場合、振幅調整は０倍となって出力はゼロとなる。このため、振幅調整範囲は０％〜２００％となり、振幅調整値が１１桁（２^１１=２０４８）の本実施形態によるシングルビット振幅調整回路の分解能は、以下の通り、前述した約０．１％になる。

分解能=振幅調整範囲/２０４８=２００％/２０４８=０．０９７７％

このような本実施形態によるシングルビット振幅調整回路によれば、上述したように、１ビット信号で表現されるΔΣ変調器２ａからの入力信号Ｘは、１ビット信号のままの状態でシングルビット乗算器２ｃによって振幅調整値レジスタ２ｄから出力される１１桁の振幅調整値と乗算され、振幅が調整される。このため、従来のように１６ビットの多ビット信号と１１桁の振幅調整値との乗算（１６×１１）をすることなく振幅調整が行える。その結果、乗算器２ｃを構成する回路素子の個数を減らすことができ、振幅調整回路の回路規模を１/１６に縮小化することが可能となる。

また、本実施形態によるシングルビット振幅調整回路によれば、シングルビット乗算器２ｃ内の多段接続されたシングルビット加算器３２ｂ〜３２ｋにおいて、任意の段で重複する信号は、１つの信号としてその段の後段のシングルビット加算器に直接与えられ、この後段のシングルビット加算器において、信号の重複数に応じた重みが付与されてシングルビット加算処理が行われる。このため、信号が重複する任意の段の複数のシングルビット加算器を用いずに、これらを用いた場合と同じシングルビット加算処理を後段の１つのシングルビット加算器で行うことができる。この結果、乗算器２ｃを構成する回路素子の個数をさらに減らすことができ、振幅調整回路の回路規模をさらに縮小化することが可能となる。

また、本実施形態によるシングルビット振幅調整回路によれば、上述したようにΔΣ変調器２ａによってΔΣ変調された１ビット信号Ｘは、多ビット信号に変換されることなく、１ビット信号のままの状態で、シングルビット乗算器２ｃにおいて振幅調整値レジスタ２ｄからの振幅調整値と乗算されて、振幅調整が行われる。このため、ΔΣ変調器２ａによってΔΣ変調された１ビット信号の振幅調整を行えるシングルビットΔΣ変調演算回路が提供される。

なお、上記の実施形態においては、桁値出力回路３３ａ〜３３ｋが“＋１”またはトグル出力を出力し、「０００００００００００」〜「１１１１１１１１１１１」の正の範囲で振幅調整する場合について説明した。しかし、桁値出力回路３３ａ〜３３ｋがさらに“−１”も出力するように構成すれば、振幅調整値レジスタ２ｄから出力される振幅調整値をマイナスの値とすることができ、「−１１１１１１１１１１１」〜「１１１１１１１１１１１」の正負の範囲で振幅調整が行える。

上記の実施形態においては、本発明によるシングルビット振幅調整回路を、ΔΣ変調器２ａによってΔΣ変調された１ビット信号を入力する場合について説明したが、本発明はこれに限られるものではない。

つまり、必ずしもΔΣ変調された１ビット信号を入力する必要はなく、他の１ビット信号を入力する信号構成であってもかまわない。このような、シングルビット振幅調整回路は、一般的なデジタル信号処理に用いることもできる。また、通信分野の変復調時において、１ビット信号に対して振幅調整するのに用いることもできる。また、計測器分野において、計測した１ビット信号の振幅調整に用いることもできる。

図６は、本発明によるシングルビット振幅調整回路を、電力量を計測する電力量計に適用した場合のブロック図である。なお、同図において、図２と同一部分には同一符号を付してその説明は省略する。

この電力計は、２つのΔΣ変調器２ａ１、２ａ２、基準電圧発生器２ｂおよびシングルビット乗算器６１を備えており、シングルビット乗算器６１から出力される１ビット信号が、上述した実施形態による、振幅調整用のシングルビット乗算器２ｃ、振幅調整値レジスタ２ｄおよびデジタルフィルタ２ｅから構成されるシングルビット振幅調整回路に入力される。２つのΔΣ変調器２ａ１、２ａ２に入力される２つのアナログ信号をそれぞれ電流、電圧とすれば、２つのΔΣ変調器２ａ１、２ａ２の各出力の
シングルビット乗算器６１におけるシングルビット乗算結果は電力量になるので、この電力量を表す１ビットデジタル信号の振幅調整を行うことが可能となる。

従来のΔΣ変調方式のＡ/Ｄ変換器の構成を示すブロック図である。 本発明の最良の実施形態によるシングルビット振幅調整回路を用いたΔΣ変調方式のＡ/Ｄ変換器の構成を示すブロック図である。 図２に示すシングルビット振幅調整回路の詳細な構成を示すブロック図である。 図３に示すシングルビット加算器のより詳細な回路図である。 図３に示すシングルビット加算器による重み付き加算を説明する図である。 本発明の最良の実施形態によるシングルビット振幅調整回路を用いた電力計の構成を示すブロック図である。

符号の説明

２…Ａ/Ｄ変換器
２ａ、２ａ１、２ａ２…ΔΣ変調器
２ｂ…基準電圧発生器
２ｃ、６１…シングルビット乗算器
２ｄ…振幅調整値レジスタ
２ｅ…デジタルフィルタ
３１ａ〜３１ｋ…否定排他的論理和（ＥＸＮＯＲ）回路
３２ａ〜３２ｋ…シングルビット加算器
３３ａ〜３３ｋ…桁値出力回路
３４…トグル出力回路
４１、４２…排他的論理和（ＥＸＯＲ）回路
４３…Ｄフリップフロップ（Ｄ−ＦＦ）
４４〜４６…否定論理積（ＮＡＮＤ）回路

Claims (5)

1. 入力信号の振幅を調整する振幅調整値を表す桁数を持つ振幅調整値レジスタと、１ビット信号で表現される前記入力信号と前記振幅調整値レジスタの各桁から１ビット信号で出力される前記振幅調整値との乗算処理を１ビット信号で行って乗算処理の結果を多ビット信号に変換することなく１ビット信号の形態で出力するシングルビット乗算器とから構成されるシングルビット振幅調整回路。
2. 前記シングルビット乗算器は、前記入力信号と前記振幅調整値レジスタから出力される前記振幅調整値の各桁との排他的論理和を演算する複数の排他的論理和回路と、前記振幅調整値の各桁に対応するこれら排他的論理和回路の桁出力を各段で積算する多段接続された複数のシングルビット加算器とから構成され、
   これらシングルビット加算器は、同じ段で重複する信号に対する加算処理を、同じ段における複数のシングルビット加算器を用いずに、信号の重複数に応じた所定の重みが付与された１ビット信号の前記桁出力と、その桁出力の桁の隣の桁までの前記桁出力の、同じ段における１つのシングルビット加算器から出力される積算結果との加算処理として、後段の１つのシングルビット加算器で行うことを特徴とする請求項１に記載のシングルビット振幅調整回路。
3. 前記シングルビット加算器は、１ビット信号x(n)、y(n)の加算結果を１ビット信号z(n)とし、加算器内部の変数をQ(n)とした場合、前記z(n)とQ(n)とを、x(n)=y(n)の場合、z(n)={x(n-1)+y(n-1)}/2、Q(n)=Q(n-1)の２式によって決め、x(n)≠y(n)の場合、z(n)=Q(n-1)、Q(n)=Q(n-1)×(-1)の２式によって決めることを特徴とする請求項２に記載のシングルビット振幅調整回路。
4. 前記入力信号は、ΔΣ変調によってアナログ信号を１ビットのデジタル信号に変換するΔΣ変調器の出力信号であることを特徴とする請求項１から請求項３のいずれか１項に記載のシングルビット振幅調整回路。
5. 前記入力信号は、ΔΣ変調によってアナログ信号を１ビットのデジタル信号に変換する２つのΔΣ変調器の各出力のシングルビット乗算結果であることを特徴とする請求項１から請求項３のいずれか１項に記載のシングルビット振幅調整回路。

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