JP3553431B2 - シングルビットδς変調信号の演算回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ΔΣ変調器を用いてアナログ信号からデジタル信号にA/D変換された信号を演算処理するΔΣ変調信号の演算回路に関する。
【0002】
【従来の技術】
従来、この種のΔΣ変調信号の演算回路は、ΔΣ変調器でA/D変換された信号をデジタル回路によって処理し、処理されたデジタル信号を必要に応じてアナログ信号に変換するシステムに用いられている。図1に示すΔΣA/D,D/Aによる多ビットデジタル信号処理システムはこのシステムの一例を示している。
【0003】
アナログΔΣ変調器1は、ΔΣ変調を基にしたA/D変換回路であり、入力されるアナログ信号をデジタル信号に変換し、1ビットまたは小ビット長信号x(n)を出力する。なお、信号x(n)の括弧内のnはタイム・インデックス(time index)であり、以下でも同様な意味でこのnおよび後述するmを使用する。
【0004】
このようなアナログΔΣ変調器1は、例えば図2(a)に示すように、積分器1a,量子化器1bおよび増幅器1cから構成される。このアナログΔΣ変調器1は、入力されるアナログ信号a(n)を1ビットまたは小ビット信号x(n)にA/D変換する。デシメーション2はこの1ビットまたは小ビット信号x(n)を入力し、例えば次の(1)式に示すような変換を行って1ビットまたは小ビット信号x(n)を多ビットの信号y(m)に変換する。
【0005】
y(m)=(1/N)Σx(n) …(1)
ここで、n=mN,mN+1,…,(m+1)N−1である。
【0006】
この多ビットの信号y(m)はマルチビットDSP3に入力される。マルチビットDSP3は、加算,乗算,遅延回路などを回路要素としており、周波数分析やフィルタリング操作など様々な信号処理を実行し、入力した多ビットの信号y(m)を多ビットの信号u(m)として出力する。
【0007】
また、この多ビットデジタル信号処理システムは、多ビット信号u(m)を1ビットまたは小ビット信号v(n)に変換して出力する機能を備えており、このために、内捜器4を用いて例えば次の(2)式に示すような1次補間を行う。
【0008】
z(n)=u(m)
z(n+N)=u(m+1)
z(n+i)=u(m)+(u(m+1)−u(m))×(i/N)…(2)
ここで、i=1,2,…,N−1である。
【0009】
デジタルΔΣ変調器5とアナログ低域通過フィルタ(LPF)6とはD/A変換回路を構成する。デジタルΔΣ変調器LPF5は、マルチビット信号z(n)をデジタル的にΔΣ変調し、1ビットまたは小ビット信号v(n)に変換する。このデジタルΔΣ変調器5は、例えば、図2(b)に示すように、積分器5a,量子化器5bおよび増幅器5cから構成される。アナログLPF6は1ビットまたは小ビット信号v(n)に含まれるΔΣ変調雑音を除去し、信号成分をアナログ量として抽出する。
【0010】
ここではx(n),v(n)とy(m),u(m)のサンプリング速度の比がNである。このように一般にビット長を変換する回路は、多ビット信号を低サンプリング速度に、小ビット信号を高サンプリング速度に変換する機能を併せ持つ。
【0011】
【発明が解決しようとする課題】
しかしながら、上記従来の多ビットデジタル信号処理システムでは、A/D変換回路であるアナログΔΣ変調器1やD/A変換回路であるデジタルΔΣ変調器5は構成が非常に簡単であるが、多ビット信号と小ビット信号との間の変換をするためのデシメーション2および内捜器4が必要となる。また、多ビットの演算回路であるマルチビットDSP3は多くの回路素子を必要とする。例えば、マルチビットDSP3に図3や図4に示すような乗算回路を構成した場合には、特に多くの回路素子を必要とし、例えば、16ビットの乗算回路をCMOS論理回路により構成するには約1万個のFETトランジスタを必要とする。また、マルチビットDSP3,内捜器4およびデジタルΔΣ変調器LFP5間における多ビットの信号伝達には多くの物理的配線が必要となり、広い面積の実装面が必要とされる。
【0012】
このため、上記従来の多ビットデジタル信号処理システムでは、信号処理システムの小型化や低コスト化などを図ることが難しく、ΔΣA/D変換回路およびΔΣD/A変換回路の簡易な構成を生かすことが出来なかった。
【0013】
【課題を解決するための手段】
本発明はこのような課題を解消するためになされたもので、ΔΣ変調器でアナログ信号からデジタル信号に変換された1ビットで表現される信号を多ビットの信号に変換することなく演算処理するように、演算回路を構成した。
【0014】
本構成によれば、1ビットで表現される信号を多ビットの信号に変換することなく演算回路が演算処理するため、多ビット信号と小ビット信号との間の変換回路が不要になる。また、演算回路は従来よりも少ない回路素子で構成される。さらに、多くの配線を必要とする多ビットの信号伝達は不要になる。
【0015】
【発明の実施の形態】
次に、本発明によるシングルビットΔΣ変調信号の演算回路を加算回路とした第1の実施形態について説明する。
【0016】
図5はこのシングルビット加算器11の構成を示す回路モジュールである。シングルビット加算器11は、2つのDフリップフロップ(D−FF)回路12,13、1つの排他的論理和(EXOR)回路14、2つの論理和(OR)回路15,16、3つの否定(NOT)回路17〜19、および5つの論理積(AND)回路20〜24から構成されている。このシングルビット加算器11は、2つのΔΣ変調された1ビットの信号x(n),y(n)を多ビット信号に変換することなく直接加算し、この加算結果を1ビット信号z(n)で出力する。
【0017】
各入力信号x(n),y(n)および出力信号z(n)は±1の値をとるものとし、+1が論理のハイ(H)レベル,−1が論理のロウ(L)レベルに対応している。また、シングルビット加算器11内部のD−FF回路13のQ出力をq(n)とする。このq(n)も±1の値をとる。この場合、出力信号z(n)とQ出力q(n)とは次の(3)式および(4)式によって決められる。
【0018】
z(n+1)=(x(n)+y(n))/2
q(n+1)=q(n) …(3)
ただし、この(3)式はx(n)+y(n)が0でない場合に用いられる。
【0019】
z(n+1)=q(n)
q(n+1)=−q(n) …(4)
ただし、この(4)式はx(n)+y(n)=0の場合に用いられる。
【0020】
すなわち、x(n)とy(n)との和が0の時は、シングルビット加算器11は0の代わりに+1と−1とを交互に出力し、出力信号z(n)を1ビット列の形態にしている。
【0021】
入力信号x(n)を1次のΔΣ変調器により変調された振幅が1で周波数が0.02×fsの正弦波、入力信号y(n)を1次のΔΣ変調器により変調された振幅が1で周波数が0.03×fsの正弦波とした場合、シングルビット加算器11の出力スペクトル密度は図6のグラフに示される。同グラフの横軸は周波数[×fs]、縦軸は出力スケールを示している。ここで、fsはΔΣ変調器のサンプリング周波数を表す。
【0022】
周波数0.02×fsと周波数0.03×fsとには、出力信号z(n)の信号成分が2つのピークとして現れている。これらピークは出力信号z(n)に両入力信号x(n),y(n)が現れていることを示しており、加算処理が実行されていることがこの出力スペクトルによって確認することが出来る。出力スペクトル中のその他の信号成分は、入力信号x(n),y(n)に含まれるΔΣ変調ノイズや、0の代わりに+1と−1とを交互に出力する加算動作が原因で発生するものである。しかし、周波数の低域ではこれらのノイズは小さく、最大出力信号成分と0〜fs/32の周波数帯域に含まれる雑音との比は、30dB以上である。
【0023】
すなわち、本実施形態によるシングルビット加算器11によれば、1ビットで表現される信号x(n),y(n)を多ビットの信号に変換することなく加算処理するため、多ビット信号と小ビット信号との間の変換回路が信号処理システムに不要になる。また、シングルビット加算器11は、従来よりも少ない回路素子で構成できる。さらに、多ビットの信号に変換することなく演算処理するため、多くの配線を必要とする多ビットの信号伝達も不要になり、信号処理システムを構成する回路の実装面積を狭くすることが出来る。このため、信号処理システムの小型化や低コスト化などを図ることが可能になり、ΔΣ変調を基にしたA/D変換回路およびD/A変換回路の簡易な構成を生かすことが出来る。
【0024】
次に、本発明によるシングルビットΔΣ変調信号の演算回路を乗算回路とした第2の実施形態について説明する。
【0025】
図7はこのシングルビット乗算器31の構成を示す回路モジュールである。シングルビット乗算器31は、15個のシングルビット加算器(+)32〜46、16個の排他的論理和回路(X)47〜62、および6個の単位遅延回路(D)63〜68から構成されている。各シングルビット加算器(+)32〜46は上述した第1の実施形態に説明した構成をしている。
【0026】
本実施形態でも、各入力信号x(n),y(n)および出力信号z(n)は±1の値をとるものとし、+1が論理のハイ(H)レベル,−1が論理のロウ(L)レベルに対応している。
【0027】
一般に、ΔΣ変調された1ビットの信号どうしを直接乗算しても、信号に含まれるΔΣ変調雑音のため、1ビットの信号形態で正確な積が得られるわけではない。また、2つの1ビットの信号の各々を複数個例えばN個サンプリングし、各々の平均を求めてその積を次の(5)式のように計算すると、正確な積の結果が得られる。
【0028】
Σ{x(i)/N}{y(j)/N} …(5)
ただし、i,j=n,n+1,…,n+N−1である。
【0029】
しかし、この(5)式によって得られる積の結果は正確になるが、1ビット信号と多ビット信号との間の信号変換や、多ビット用乗算回路を必要とするので回路規模は大きくなる。そこで、この(5)式を次の(6)式に示すように展開する。
【0030】
(1/N2)Σx(i)y(j) …(6)
そして、この(6)式の積x(i)y(j)を排他的論理和回路(X)47〜62により計算し、総和(Σ)をシングルビット加算器(+)32〜46により計算する。このようなシングルビット乗算器31は、2つのΔΣ変調された1ビットの信号x(n),y(n)を多ビット信号に変換することなく直接乗算し、この乗算結果を1ビット信号z(n)で出力する。
【0031】
入力信号x(n)を1次のΔΣ変調器により変調された振幅が1で周波数が0.02×fsの正弦波、入力信号y(n)を1次のΔΣ変調器により変調された振幅が1で周波数が0.03×fsの正弦波とした場合、シングルビット乗算器31の出力スペクトル密度は図8のグラフに示される。同グラフの横軸も周波数[×fs]、縦軸は出力スケールを示している。
【0032】
周波数0.01×fsと周波数0.05×fsとには、出力信号z(n)の信号成分が2つのピークとして現れている。これらピークは出力信号z(n)に両入力信号x(n),y(n)の周波数の差と和の周波数成分が含まれていることを示しており、乗算処理が実行されていることがこの出力スペクトルによって確認することが出来る。本グラフでも、出力スペクトル中のその他の信号成分は、入力信号x(n),y(n)に含まれるΔΣ変調ノイズや、乗算器31を構成する加算器32〜46が0の代わりに+1と−1とを交互に出力する加算動作が原因で発生するものである。しかし、前述したとおり周波数の低域ではこれらのノイズは小さく、最大出力信号成分と0〜fs/32の周波数帯域に含まれる雑音との比は、約30dBである。
【0033】
すなわち、本実施形態によるシングルビット乗算器31によれば、1ビットで表現される信号x(n),y(n)を多ビットの信号に変換することなく乗算処理するため、多ビット信号と小ビット信号との間の変換回路が信号処理システムに不要になる。また、シングルビット乗算器31は、CMOS論理回路により構成すると、従来よりも極めて少ない約1600個のFETトランジスタで構成できる。さらに、多ビットの信号に変換することなく演算処理するため、多くの配線を必要とする多ビットの信号伝達も不要になり、信号処理システムを構成する回路の実装面積を狭くすることが出来る。このため、本実施形態によっても、信号処理システムの小型化や低コスト化などを図ることが可能になり、ΔΣ変調を基にしたA/D変換回路およびD/A変換回路の簡易な構成を生かすことが出来る。
【0034】
次に、本発明によるシングルビットΔΣ変調信号の演算回路をデジタル信号処理システムに適用した第3の実施形態について説明する。
【0035】
多くのデジタル信号処理システムの処理内容は、入力と出力とシステム内部の変数、および係数を含む差分方程式により記述することが出来る。この差分方程式の数値解は、変数や係数の加算,乗算,積算(積分)により求めることができる。従って、加算回路,乗算回路,積分回路があれば、ほとんどの信号処理システムを構築することが出来る。
【0036】
1ビット信号列の積分は一般的なアップ/ダウン・カウンタを用いて実行することが出来る。例えば、1ビット信号列をアップ/ダウン・カウンタのアップ/ダウン制御入力に加え、カウンタにクロック信号を加えることにより、1ビット信号列の積分が行える。積分結果を1ビット信号列の形態で得るには、カウンタの内容をΔΣ変調すればよい。
【0037】
よって、第1および第2の実施形態で前述した加算器11および乗算器31と、上記の積分用アップ/ダウン・カウンタを用いれば、線形,非線形を問わずほとんど全てのデジタル信号処理が従来よりも簡単なデジタル回路により実現することが出来る。
【0038】
図9(a)は、このようにして構築されたデジタル信号処理システムの一例を示しており、正弦波分周回路70のブロック図を示している。位相比較器71,ΔΣ低域通過フィルタ72およびΔΣ周波数可変発振器73を同図に示すように接続することにより、低周波で歪みのない正弦波分周信号を得ることが出来る。位相比較器71には、2つのΔΣ変調された1ビット信号列がiR(n),iI(n)として直接入力されている。これらiR(n),iI(n)は、位相が90度ずれた互いに直交する入力である。ΔΣ周波数可変発振器73は、この入力の整数倍の遅い周期で入力に同期した信号x1(n),x2(n)を出力する。
【0039】
位相比較器71は、その内部構成が図9(b)に示され、第2の実施形態で説明した構成をした乗算器74〜85と、第1の実施形態で説明した構成をした加算器86〜91とで構成されている。
【0040】
また、ΔΣ低域通過フィルタ72は、その内部構成が図10(a)に示され、ΔΣ変調器92および単位遅延回路93から構成されている。このΔΣ低域通過フィルタ72に入力される信号z(n)およびΔΣ低域通過フィルタ72から出力される信号w(n)は共に1ビットの信号形態である。このようなΔΣ低域通過フィルタ72は下記の文献の241〜250ページに示されている。
【0041】
著者名「D. A. Johns and D. M. Lewis」、題名「Design and Analysis of Delta−Sigma IIR Filters」、1993年IEE Trans.発行。
【0042】
また、ΔΣ周波数可変発振器73は、その内部構成が図10(b)に示され、2つのアップ/ダウン・カウンタ94,95および2つのΔΣ変調器96,97からなる2個の1ビット積分器で構成されている。各アップ/ダウン・カウンタ94,95は、ΣΔ変調された1ビット信号列x2(n),x1(n)がアップ/ダウン制御入力に加えられており、また、クロック信号が加えられている。これらアップ/ダウン・カウンタ94,95は1ビット信号列x2(n),x1(n)の積分処理を行う。
【0043】
また、ΔΣ周波数可変発振器73は、90度の位相差を持つ2つの正弦波x1(n),x2(n)を1ビットの信号形態で出力する。その発振周波数は、発振器内部のΔΣ変調器96,97を構成する増幅器のパラメータK(図2参照)を変えることによって変化させることも出来るが、本例では、ΔΣ低域通過フィルタ72の出力w(n)により制御されている。このようなΔΣ周波数可変発振器73は下記の文献の47〜54ページに示されている。
【0044】
著者名「藤坂、坂本、森末」、題名「時系列の記憶・想起を行うディジタル結合振動系の一構成法(NLP99−7)」、1995年信学技報発行。
【0045】
このような正弦波分周回路70も、2つのΔΣ変調された1ビットの信号iR(n),iI(n)を多ビット信号に変換することなく直接演算処理し、この演算結果を1ビット信号x1(n),x2(n)で出力する。このため、上記の正弦波分周回路70によれば、1ビットで表現される信号iR(n),iI(n)を多ビットの信号に変換することなく演算処理するため、多ビット信号と小ビット信号との間の変換回路が信号処理システムに不要になる。また、正弦波分周回路70は、従来よりも少ない回路素子で構成できる。さらに、多ビットの信号に変換することなく演算処理するため、多くの配線を必要とする多ビットの信号伝達も不要になり、信号処理システムを構成する回路の実装面積を狭くすることが出来る。このため、本実施形態によっても、信号処理システムの小型化や低コスト化などを図ることが可能になり、ΔΣ変調を基にしたA/D変換回路およびD/A変換回路の簡易な構成を生かすことが出来る。
【0046】
【発明の効果】
以上説明したように本発明によれば、1ビットで表現される信号を多ビットの信号に変換することなく演算回路が演算処理するため、多ビット信号と小ビット信号との間の変換回路が不要になる。また、演算回路は従来よりも少ない回路素子で構成される。さらに、多くの配線を必要とする多ビットの信号伝達は不要になり、配線面積を小さくすることが出来る。このため、本発明によれば、従来と同機能の信号処理システムを小型でかつ安価に実現することが出来る。
【図面の簡単な説明】
【図1】ΔΣ変調器を基にしたA/D,D/A変換回路を伴う従来型多ビット信号処理システムの構成を示すブロック図である。
【図2】デジタル信号処理システムに用いられている1次ΔΣ変調器の構成を示すブロック図である。
【図3】入力したシングルビットΔΣ変調信号から変換された多ビットの信号を乗算する従来の第1の多ビット信号の乗算回路の例を示す図である。
【図4】入力したシングルビットΔΣ変調信号から変換された多ビットの信号を乗算する従来の第2の多ビット信号の乗算回路の例を示す図である。
【図5】入力したシングルビットΔΣ変調信号をシングルビットで加算する本発明の第1の実施形態による1ビット信号の加算回路を示す図である。
【図6】本発明の第1の実施形態による1ビット信号の加算回路の出力スペクトルを示すグラフである。
【図7】入力したシングルビットΔΣ変調信号をシングルビットで乗算する本発明の第2の実施形態による1ビット信号の乗算回路を示す図である。
【図8】本発明の第2の実施形態による1ビット信号の乗算回路の出力スペクトルを示すグラフである。
【図9】(a)は本発明の第3の実施形態によるシングルビットΔΣ変調信号の演算回路を用いて構成される分周信号を生成するデジタル信号処理回路の構成を示すブロック図、(b)はこのデジタル信号処理システムを構成する位相比較器の詳細構成を示す図である。
【図10】(a)は図9(a)に示すデジタル信号処理回路を構成するΔΣ変調を基にした低域通過フィルタの詳細構成、(b)は図9(a)に示すデジタル信号処理回路を構成するΔΣ変調を基にした周波数可変発振器の詳細構成を示す図である。
【符号の説明】
11…シングルビット加算器
12,13…Dフリップフロップ
14…排他的論理和(EXOR)回路
15,16…論理和(OR)回路
17〜19…否定(NOT)回路
20〜24…論理積(AND)回路
31…シングルビット乗算器
32〜46…シングルビット加算器
47〜62…排他的論理和回路
63〜68…単位遅延回路
70…正弦波分周回路
71…位相比較器
72…ΔΣ低域通過フィルタ
73…ΔΣ周波数可変発振器
94,95…アップ/ダウン・カウンタ
Claims (2)
- ΔΣ変調器でアナログ信号からデジタル信号に変換された1ビットで表現される信号を多ビットの信号に変換することなく直接加算し、この加算結果を1ビットで表現される信号形態で出力する演算処理を行うシングルビットΔΣ変調信号の演算回路であって、
前記演算処理は、2つのΔΣ変調された1ビットの信号x(n),y(n)の加算結果を1ビットの信号z(n)とし、演算回路内部の変数をq(n)とした場合、前記z(n)とq(n)とを、x(n)+y(n)が0でない場合には、z(n+1)=(x(n)+y(n))/2,q(n+1)=q(n)の2式によって決め、x(n)+y(n)=0の場合には、z(n+1)=q(n),q(n+1)=−q(n)の2式によって決めて行うことを特徴とするシングルビットΔΣ変調信号の演算回路。 - ΔΣ変調器でアナログ信号からデジタル信号に変換された1ビットで表現される信号を多ビットの信号に変換することなく排他的論理和回路に入力して直接乗算し、この排他的論理和回路から出力される乗算結果を1ビットで表現される信号形態で出力する演算処理を行うシングルビットΔΣ変調信号の演算回路であって、
前記演算処理は、2つのΔΣ変調された1ビットの信号x(n),y(n)の乗算結果を1ビットの信号z(n)とし、i,j=n,n+1,…,n+N−1とした場合、前記z(n)を(1/N 2 )Σx(i)y(j)の式によって求めることを特徴とするシングルビットΔΣ変調信号の演算回路。
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