JP7344606B1

JP7344606B1 - １ビット符号化信号の積和演算手段とその応用の畳込演算手段と積分変換手段と信号抽出手段とアナログ情報検索システム

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Publication number: JP7344606B1
Application number: JP2022202029A
Authority: JP
Inventors: 純一角元
Original assignee: Individual
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Priority date: 2022-12-19
Filing date: 2022-12-19
Publication date: 2023-09-14
Anticipated expiration: 2042-12-19

Abstract

【課題】アナログ信号を１ビット符号で変調した二つの異なる信号の積和演算手段大規模化しても部分的な素子の欠陥や不安定動作にも安定して機能する積和演算手段【解決手段】１ビット符号化された二つの異なる信号を、二つの帯状の記憶領域上にそれぞれ配列し、一方を固定、一方を移動させる。帯状の記憶領域の配列上に1個または複数個の相対する符号どうしの論理積の出力の加算値もしくは平均値を得る。【選択図】図５

Description

デルタシグマ変調
大規模論理積演算の集積回路
ディジタル回路とアナログ回路の混在
CMOSスイッチ
畳込積分 Convolution
積分変換
情報検索情報抽出

アナログとディジタルの半導体集積回路技術
アナログ信号の情報処理
ハードウェアによる畳込積分や積分変換のユニット化

昭和５２年特許願第０７９３３１号積和演算を応用した積分変換による情報検索方法であるが実用化できる水準にはない。この出願を具現化する上での重要な信号処理である積和演算機能を２０２２年現在の集積回路製造技術で以てハードウェア化、大規模化、高速化、低コスト化、の実現可能な手段が本案である

本案へのきっかけはΔΣ変調された１ビットの時系列信号どうしで乗算ができないかどうかの検証に始まった。理論的な考察をするには知識不足であることから、
異なるパラメータを持つ二つのΔΣ変調回路に同じ信号を入力し、二つの出力に論理積を作用させ、その結果が元の信号の二乗の信号になるかどうか、実験によって確認したが、期待外れではあるが予想通りの全く無意味な信号となることを確認した。
この時点では１ビット符号化信号どうしの論理積を使っての四象限乗算はできない、
との結論であった。
しかし、ハードウェアで動作する積分変換機能の具現化という目標があって、実験ではなく、計算によって多様な分析を試みたところ、１ビット単位の積には意味はないものの、計算の目的によっては、１ビット単位の論理積が複数あるいは多数集まることによって
マクロ的に全体として意味を持つ信号として取り出せることが確かめられた。
このことは論理積による演算はミクロの範囲では意味をなさないがマクロな範囲では意味を持つことの事実を証明するものである。このことは、あくまでも実験の結果であり、
理論的な検証はできていない。
言い換えると、論理積演算素子を多数使うことにより高精度の四象限乗算に代替可能であることを意味する。
即ち、いわゆる汎用的な多ビットの乗算機能を用いることなく、単純な素子を多数使うことによって限りなく高精度であって、部分的欠損や劣化にも安定した性能を確保できる
乗算機能を具現化できる。
例えば、なんらかのタンパク質によって情報処理系を構築しようとする場合、
１６ビットとか２４ビットなど多ビットの情報処理機能の実現は想定し難いが、１ビットであれば、論理演算も加算も実現の可能性を想定できる。

図１はその検証結果の代表例を示す。
(1a) は元の二つのアナログ信号である。
11a は長周期の正弦波、12a は周期を時間とともに連続変化させた信号である。
(1b) は (1a) のアナログ信号をΔΣ変調した１ビット符号化信号の復調信号である。
(1a) と (1b) は若干の変調誤差を除くと同じであることから、
双方の１ビット符号化信号は元のアナログ信号に一対一に対応している、と判断できる。
(1c) は双方の元のアナログ信号を高精度の乗算によって掛け合わせた信号である。
(1d) は双方の１ビット符号化信号を論理積に作用させその出力を復調した信号である。
(1d) と (1c) の関係は期待値としては同じであって欲しいのであるが、結果は全く異なっているように見える。このことは電子回路での実験結果と変わらない。
ところが、片側の入力を同じ位置として、相手方を増やし、論理積の接続を一対一ではなく、一個対複数個として、論理積の数を増やすごとに期待信号に近づくことを確認した。
(1d), (1e), (1f), (1g), (1h), (1i) はそれぞれ論理積の数が
1個、2個、3個、5個、7個、9個についての結果である。7個になると、アナログ乗算による結果とほぼ同じとなる。
即ち、(1c) と 7個の (1h) または 9個の (1i) はほぼ同じである。
このことは、論理積でも正確な四象限乗算でも同じ積和結果であることの実証である。

上記とは異なる計算による実験で、図２に示す結果を確認できた。
図２は、本案による簡素な信号処理構造によって、二つのアナログ信号の、
畳込積分または一方を被積分関数、他方を積分核とする積分変換ができることの
検証結果である。
二つの相互に独立した信号に関し、
一方の信号に (2c) の窓関数を乗じた信号 (2d) を、
他方の信号には他方の信号と (2c) の窓関数を乗じた信号 (2d) を、加算した信号を
作り、
双方に ΔΣ変調を作用させて得た二つの１ビット符号化信号の一個一個に論理積を作用させ、全ての論理積の出力の総和の信号 (2f) が
合成信号と (2d) の畳込積分結果 (2f) がほぼ等しくなることを確認できた。
論理積演算は、局部的には積という条件に照らして、ほとんど意味をなさないが、
多数の素子によるマクロ的な範囲の積和で以て、純粋な乗算による積和と同じ結果をもたらすことを示している。
図２の実験は図１の単位論理積和が、図３の場合である。従って最も単純な積和演算を使っても十分な結果が得られることを実証するものである。
理論的な考察ではないが、実験結果に基づき本案が具現化可能なことを示すものである。

図２（1ｈ）に示すところのパルス状の信号は、
雑多な信号の中に混じっているところの固定信号と強い相関を持つ有効な情報の有り場所を示すタイミングである。
従って、雑多で固定信号とは無相関の信号に含まれる有効な情報が出現する度ごとに
雑多な信号を積算することで、有効成分の強度が大きくなり、結果、有効成分が抽出されたことになる。
この種の信号処理は雑音に埋もれた意味のある信号を抽出する際、使われる手法の一つであるが、１ビット符号化された状態で単純な論理積演算を使っても目的とする計算処理である、畳込積分や積分変換の計算処理が可能であることを示すものである。
以上、本案に至る実験結果である。

請求項で定義した用語と記号は明細書においても同様とする。

課題１
ソフトウェア信号処理に依存せず、
構造が簡素で、大規模化、並列化、階層化も可能なハードウェアによる積和演算

課題２
積和演算の高速化あるいは分解能あるいは精度あるいは線形性の改善

手段１
アナログ信号を１ビット符号化信号に変調した２個のデータ群の相互の論理積を求め、
その結果を加算または平均化する。
手段２
２０２２年現在の半導体集積回路の製造技術で具現化が可能である。

効果１
アナログ状態の信号の多数が混在した情報から、入力アナログ信号である検索信号に相当する固定信号で以て、相関の強い特定のアナログ情報を抽出できる。

効果２
信号処理の一つ一つの素子に要求される精度や信頼度はさして重要ではない。
構成部品の精度や信頼度の必要条件は、統計的に全体として機能することである。
コンピュータに使われるディジタル信号処理に要求される完璧なものである必要はない。

効果３
基本機能を組み合わせることで、
テキスト化の工程を必要としない、階層化されたアナログ情報の階層ごとの抽出が可能となる。結果、複雑で高性能のハードウェアを主体とするアナログ情報記録検索システムの構築が可能となる。

効果４
論理積の素子は分子レベルでも理論的には可能であることから、
さらに、
情報伝達の遅延素子は分子レベルでも理論的には可能であることから、
さらに、
電位や電荷の強度を加算する素子は分子レベルでも理論的には可能であることから、
さらに、
一定以上の電位や電荷の強度を超えるタイミングでパルスを発生する素子は分子レベルでも理論的には可能であることから、
さらに、
パルス信号で以て、帯状の情報伝達素子群の情報のパターンを他の帯状の情報伝達素子に加えこむことも分子レベルでも理論的には可能であることから、
１ビットの情報伝達が帯状に繋がった情報伝達の流体２本と、
双方の１単位の情報伝達素子の状態の論理積を得る素子を帯状に配列し、
全ての論理積の結果の加算値あるいは平均値の強度に応じてパルスを発生させ、
一方の帯状情報伝達素子の情報のパターンの状態を他の帯状の情報伝達素子に加えこむことで
分子レベルでの畳込積分機能または積分変換機能を想定することができる。
このことは、
人が持つ精密で多機能で高性能な階層や分類の仕組みも構築できる情報処理機能の半導体集積回路での構築の可能性を想定することができ、
さらに、半導体集積回路に代わる有機物質での構築の可能性も想定できる。

二つの１ビット符号化信号の論理積を使った四象限乗算の検証結果二つの１ビット符号化信号の論理積を使った畳込積分の検証結果論理積の説明一方が単数、他方を複数とする論理積の説明図本案の構成図

個人レベルの音声情報の記録検索システム。

図１は、二つのアナログ信号の積和演算を、ΔΣ変調による１ビット符号化信号どうしの論理積によって具現化できることの実証を説明する図である。
このグラフについては背景技術の項に詳細を説明済みである。
グラフ(1a) は、論理積和演算の機能確認用の二つのアナログ信号、11a は、正弦波信号
12a は、正弦波の周期をスイープさせたアナログ信号、
グラフ(1b) は、ΔΣ変調を作用させた (1a) の二つの信号の復調信号
11b は、(11a)の復調信号、12b は、(12a)の復調信号である。
グラフ(1c) は、二つのアナログ信号を精密に乗算した結果
グラフ(1d) は、EXOR {P(i),q(t,i)} の場合の論理積和出力
グラフ(1e) は、Σ{EXOR {P(i),q(t,i,y,z)} が y=0, z=1 の場合の論理積和出力
グラフ(1f) は、Σ{EXOR {P(i),q(t,i,y,z)} が y=z=1 の場合の論理積和出力
グラフ(1g) は、Σ{EXOR {P(i),q(t,i,y,z)} が y=z=2 の場合の論理積和出力
グラフ(1h) は、Σ{EXOR {P(i),q(t,i,y,z)} が y=z=3 の場合の論理積和出力
グラフ(1i) は、Σ{EXOR {P(i),q(t,i,y,z)} が y=z=4 の場合の論理積和出力
である。
二つの独立した信号のアナログ乗算による積和とΔΣ変調による１ビット符号化信号どうしの論理積演算が極めて正確に一致することを示す。
請求項１に記述の論理積を用いて積和演算を具現化できることの裏づけとなる。

図２は、
二つのアナログ信号の畳込積分または積分変換を、ΔΣ変調による１ビット符号化信号どうしの論理積によって具現化できることの実証を説明する図である。
このグラフについては背景技術の項に詳細を説明済みである。
グラフ(2a) は、論理畳込積分の機能確認用の二つのアナログ信号
21a は、多種の信号が混ざった信号、22a は、キーワードとなる検索信号
グラフ(2b) は、ΔΣ変調を作用させた (2a) の二つの信号の復調信号
21b は、21a の復調信号、22b は、22a の復調信号、グラフ(2c) は、検索信号に掛ける窓関数、グラフ(2d) は、窓関数を掛けた後の検索信号
グラフ(2e) は、アナログ信号の精密な積和演算による畳込積分結果
グラフ(2f) は、x=y=0 の論理積和演算による畳込積分結果
である。
二つの独立した信号の精密な畳込積分または積分変換がΔΣ変調による１ビット符号化信号どうしの論理積演算を使う方法と極めて正確に一致することを示す。
請求項２に記述の畳込積分または積分変換が論理積を用いて具現化できることの裏づけとなる。

図３は、単位論理積演算の説明図である。
(3a) は、単位論理積演算の説明図である。M(i) は、単位論理積演算部、
3(b) は、論理積演算の状態、EXORと称する論理演算素子と同機能、
p(i) は、単位論理演算部の固定側入力データ、
q(t,i) は、単位論理演算部の移動側入力データ、
EXOR{p(i),q(t,i)} は、単位論理積演算結果
である。

図４は、複数の単位論理積演算を使った複数単位論理積演算の説明図である。
複数単位論理積演算の一単位である単位論理積演算の一方の入力は全て同じ p(i)
であるが、他方はｑ(t,i-y), ,,, P(t,i-1), p(t,i), P8(t,i+1), ,,,p(t,i+z) の複数である。
複数単位論理演算部 i の単位出力は
Σ{EXOR{p(i), q(t,(i,x,y))} である。
x+y+1 個の単位論理演算の出力の和が複数単位論理演算部の出力となる。
複数単位論理演算の総和出力は Σ{EXOR{p(i), q(t,i,x,y)} である。
M(i-y), M(i-1), M(i), M(i+1), M(i+z) は、複数の単位論理積演算部
p(i) は、複数の単位論理積演算部の固定側入力データ
q(t,i-y), q(t,i-1), q(t,i), q(t,i+1), q(t,i+z) は、複数の単位論理積演算部の移動側入力データ
Σ{EXOR{p(i),q(t,i,x,y)}} は、複数の単位論理積演算部の出力の総和
である。
個々の単位積和演算部は図３に示す。全ての論理積和演算の出力は加算または平均化される。

図５は、本案の畳込積分または積分変換の基本機能の構成図である。
Kernel-in は、固定配列帯への入力信号
ADp は、固定配列帯入力信号の１ビット符号化部
Straged-in は、移動配列帯への入力信号
ADq は、移動配列帯入力信号の１ビット符号化部
P(1), P(2), P(i), P(m) は、固定配列帯
p(1), p(2), p(i), p(m) は、固定配列帯のデータ配列
M(1), M(2), M(i), M(m) は、論理積演算帯
Q(1), Q(2), Q(i), Q(m) は、移動配列帯
q(t,1), q(t,2), q(t,i), q(t,m) は、移動配列帯のデータ配列
である。
Spout は、固定配列帯にデータ入力する際のシフトレジスターからはみ出る不要データ
Sqout は、移動配列帯にデータ入力する際のシフトレジスターからはみ出る不要データ
JUDGE は、畳込積分結果判定部、Pulse は、畳込積分結果判定部の出力
G(1), G(2), G(i), G(m) は、ゲート帯
x(1), x(2), x(i), x(m) は、ゲートが開いた時のゲート帯が転送する信号
F(1), F(2), F(i), F(m) は、ゲート帯が開いた時の信号を積算する積算帯
Retrieved-out は、積算帯の出力信号
である。

固定配列帯に流し込むデータの元の信号は Kernel-in である。Kernel-in は
ΔΣ変調され、固定配列帯 P(i)群に流し込まれ、固定される。
固定配列帯 P(i) 群の個々のデータは p(i) である。
移動配列帯に流し込むデータの元の信号は Strage-in である。Strage-in は
ΔΣ変調され、移動配列帯 Q(i)群に次から次へと流し込まれる。
固定配列帯 Q(i) 群の個々のデータは q(t,i) である。t は離散時間に対応するところのサンプリング周期の数であって、時間とともに移動する、という意味を持つ。
Strage-in の信号がどのようにして作られるかについては本案の本質ではないので、説明を省略するが、説明の都合上、Strage-in には、Kernel-in と強い相関を持つ同じ信号が無数に含まれているものとする。
Spout と Sqout は配列帯からはみ出たデータであるが、本案の本質事項ではないので説明を省略する。
論理積演算帯は M(i) 群である。M(i) の二つの入力は p(i) と q(t,i) である。
図５の場合は M(i) は図３の単位論理積演算部であるが、図４に示す複数単位論理演算部に置き換えることもできる。この場合の M(i) の二つの入力の一方は p(i)、他方は
q(t,i,x,y) である。
単位論理演算であっても複数単位論理演算でもその出力群が加算または平均化され、
p(i) と q(t,i) の論理積和信号として判定部 JUDGE に送られる。
判定部 JUDGE は論理積和信号の瞬時値、変化値、積算値から判断するところのパルスを発生する。このパルスは図2 (2f) に示すところの鋭い変化を判断してのタイミングで発生させる。
このパルス Pulse でもってゲート G(i) を開き、
そのタイミングの X(i)=q(t,i) を F(i) に積算する。
無数に到来する Kernael-in との強い相関を持つ Strage-in に含まれる信号が
意識帯 F(i) 群に蓄積され、徐々に明確な信号として表れる。
その出力信号が Retrieval-out である。
どのような条件で Retrieval-out を取り出すかについては、本案の本質とするところではないので、説明を省略する。
論理積和演算の分解能や精度や速度などは全体の機能の性能に統計的に影響を与えるものの、致命的に機能しなくなる、というような故障の確率的は極めて低く、
完全から故障まで機能が傾斜的に変化するような、柔軟なシステムを構築できる。

（図１）
グラフ(1a) 論理積和演算の機能確認用の二つのアナログ信号
11a 正弦波信号
12a 正弦波の周期をスイープさせたアナログ信号
グラフ(1b) ΔΣ変調を作用させた (1a) の二つの信号の復調信号
11b (11a)の復調信号
12b (12a)の復調信号
グラフ(1c) 二つのアナログ信号を精密に四象限乗算した結果
グラフ(1d) EXOR {P(i),q(t,i)} の場合の論理積和出力
グラフ(1e) Σ{EXOR {P(i),q(t,i,y,z)} が y=0, z=1 の場合の論理積和出力
グラフ(1f) Σ{EXOR {P(i),q(t,i,y,z)} が y=z=1 の場合の論理積和出力
グラフ(1g) Σ{EXOR {P(i),q(t,i,y,z)} が y=z=2 の場合の論理積和出力
グラフ(1h) Σ{EXOR {P(i),q(t,i,y,z)} が y=z=3 の場合の論理積和出力
グラフ(1i) Σ{EXOR {P(i),q(t,i,y,z)} が y=z=4 の場合の論理積和出力

（図２）
グラフ(2a) 論理畳込積分の機能確認用の二つのアナログ信号
21a 多種の信号が混ざった移動側の信号
22a 検索信号となる固定側の信号
グラフ(2b) ΔΣ変調を作用させた (2a) の二つの信号の復調信号
21b 21a の復調信号
22b 22a の復調信号
グラフ(2c) 検索信号に掛ける窓関数
グラフ(2d) 窓関数を掛けた後の固定側信号
グラフ(2e) アナログ信号の精密な積和演算による畳込積分結果
グラフ(2f) x=y=0 の論理積和演算による畳込積分結果

（図３）単位論理積演算の説明図
M(i) 単位論理積演算部
p(i) 単位論理演算部の固定側入力データ
q(t,i) 単位論理演算部の移動側入力データ
EXOR{p(i),q(t,i)} 単位論理積演算結果

（図４）
M(i-y), M(i-1), M(i), M(i+1), M(i+z) 複数の単位論理積演算部
p(i) 複数の単位論理積演算部の固定側入力データ
q(t,i-y), q(t,i-1), q(t,i), q(t,i+1), q(t,i+z) 複数の単位論理積演算部の移動側入力データ
Σ{EXOR{p(i),q(t,i,x,y)}} 複数の単位論理積演算部の出力の総和

（図５）
Kernel-in 固定配列帯への入力信号
ADp 固定配列帯入力信号の１ビット符号化部
Straged-in 移動配列帯への入力信号
ADq 移動配列帯入力信号の１ビット符号化部
P(1), P(2), P(i), P(m) 固定配列帯
p(1), p(2), p(i), p(m) 固定配列帯のデータ配列
M(1), M(2), M(i), M(m) 論理積演算帯
Q(1), Q(2), Q(i), Q(m) 移動配列帯
q(t,1), q(t,2), q(t,i), q(t,m) 移動配列帯のデータ配列
Spout
Sqout
JUDGE 畳込積分結果判定部
Pulse 畳込積分結果判定部の出力
G(1), G(2), G(i), G(m) ゲート帯
X(1), X(2), X(i), X(m) ゲートが開いた時のゲート帯が転送する信号
F(1), F(2), F(i), F(m) ゲート帯が開いた時の信号を積算する積算帯
Retrieved-out 積算帯の出力信号

Claims

アナログ信号を１ビットの符号に変調した信号を１ビット符号化信号とし、
本案の説明の都合上、
１ビット符号とは＋１と－１の２種類の値であって、
論理積とは二つの値が
＋１と＋１の場合は演算結果が＋１
＋１と－１の場合は演算結果が－１
－１と＋１の場合は演算結果が－１
－１と－１の場合は演算結果が＋１
の信号を出力する演算であるとし、
１ビット符号化信号の符号化周期は設計的に決定されるものとし、
１ビット符号化信号を帯状の記憶領域に配列させた状態を配列データとし、
帯状の記憶領域を配列帯とし、
２個の配列帯があって、一方を固定配列帯とし、他方を移動配列帯とし、
以下、i は１から m までの配列の順番であるとし、
固定配列帯の記憶域を順次 P(1), P(2), ,,, P(i) ,,, P(m) とし、
移動配列帯の記憶域を順次 Q(1), Q(2), ,,, Q(i) ,,, Q(m) とし
固定配列帯上の配列データを固定配列データとし、
固定配列データを順次 p(1), p(2), ,,, p(i) ,,, p(m) とし、
固定配列データの元であるアナログ被変調信号を固定信号とし、
移動配列帯上の配列データを移動配列データとし、
移動配列データを順次 q(t,1), q(t,2), ,,, q(t,i) ,,, q(t,m) とし
t は離散時間であって、符号化周期ごとに順次変化するものとし、
移動配列データの元であるアナログ被変調信号を移動信号とし、
移動配列データは一定データ量または無制限データ量が移動配列帯上の一方から送り込まれ、送り込まれたデータ順に移動配列帯上を順次移動するものとし、
固定配列データと移動配列データの双方の配列の関係は、個々の記憶素子が配列順に一対一に対応しているものとし、
隣り合う配列の間隔は１ビット符号化の符号化周期に対応するものとし、
配列帯に１ビット符号化信号を配列する手段を第１とし、
相対応する２本の配列帯を第２とし、
固定配列帯上と移動配列帯上の相対する２個の配列データの論理積演算の機能を
単位論理積演算部とし、
論理積の演算子を EXOR{ } とするとき,
単位論理積演算部 i は EXOR{p(i), q(t,i)} を演算するものとし、
配列帯全体に配置した単位論理積演算部の全体を論理積演算帯とし、
論理積演算帯の個々の単位論理積演算部の出力の総和を一本の出力上に求める機能を加算帯とし、
総和とは加算と平均を意味するものとし、平均とは相加平均と、二乗をも含む、値に重みを設けた加重平均を意味するものとし、
加算帯の全体の演算子を SUM{ } とし、
２個の配列帯上の配列データに信号処理を作用させる論理積演算帯と加算帯を
論理積和演算帯とし、
論理積和演算帯を第３とし、
論理積和演算帯の出力を論理積和信号とし、
論理積和信号は SUM{EXOR{p(i), q(t,i)} とし、
論理積和信号を以て、固定配列信号と移動配列信号の二つの純粋な畳込演算の結果に代替させるものとし、
論理積和信号が純粋な畳込演算に代替させ得ることの可能性に関して、単位論理積演算部の出力、即ち局部の論理積が、二つの信号の積とは無関係の結果を示すことに反して、
論理積和演算帯出力全体の総和、
即ち、局所でなく統計的な性質は、純粋な積和演算の結果との間に区別がつかない程に同じであるという実験結果に基づく事実を利用するものとし、
実験結果に基づく事実を以て、
論理積和信号を固定配列信号と移動配列信号の純粋な畳込演算の結果に代替させることを第４とし、
即ち、論理積和信号を CONV{p(i)q(t,i)} i=1 から m までとするとき、
CONV{p(i)q(t,i)} = CONV{p,q,t} なる信号 p を被積分関数とし、 q を積分核とするところの変数 t を有する積分変換に相当することをも含めて第４とし
第１と第２と第３と第４の特徴を有する積和演算手段
P(i) i=1,2,,,m を２個の配列帯の内の一方の場所を現すものとし、
p(i) i=1,2,,,m を P(i) 上のデータとし、
Q(i) i=1,2,,,m を２個の配列帯の内の多方の場所を現すものとし、
q(i) i=1,2,,,m を Q(i) 上のデータとし、
請求項１の単位論理積演算部の入力の一方が p(i) であり、他方が q(i)であることに対
し、
一つの p(i) に対応する q(i) の付近、即ち
q(i-y), ,,, q(i-2), q(i-1), q(i), q(i+1), q(i+2) , ,,, q(i+z) なる y+z+1 の複数個の
データに対応させた複数個の単位論理積演算部を設けることを第１１とし、
複数の単位論理積演算部の数については設計的に決定されるものとし、
数については設計的に決定される、とは
例えば、
x+y+1 を x=y=3 のケースの7個程度に増やすことで1個の場合に比べ積和演算の精度
や線型度を純粋な積和演算に大幅に近づくことを実験的に確認したことに鑑み、
また、
x と y の数を増やすことは製造コストを上げることに直結していることに鑑み、
この機能の応用先である、畳込演算の精度や線型度に求められる仕様によって、
また、請求項１に記述の符号化周期との関連で必要十分な x と y の数がケースバイケースで決定されるべき、とし、
請求項１の単位論理積演算部が
EXOR{p(i),q(t,i,y,z)}=
EXOR{p(i),q(t,i-y)}+ ,,, + EXOR{p(i),q(t,i-2)} + EXOR{p(i),q(t,i-1)}
+ EXOR{p(i),q(t,i)}
+ EXOR{p(i),q(t,i+1)}+ EXOR{p(i),q(t,i+2)} +,,, + EXOR{p(i),q(t,i+z)}
i は１から m までとし、
i-y が 0 または負の場合の単位論理積演算部を無視し、
i+z が m を超える場合の単位論理積演算部を無視し、
なる出力を得るものとし、この単位論理積演算部を複数単位論理積演算部とし、
複数単位論理積演算部を第５とし、
請求項１に記述の第３の積和演算帯を構成する単位論理積演算部が第５であるところの、請求項１の第１と第２と第３と第４の特徴を有する畳込演算手段または積和演算手段
請求項１または請求項２に記述の論理積和信号が
電位もしくは電荷もしくは電流のいずれかの電気量またはディジタル量であるものとし、
論理積和信号に対し設計的に決定される、または設計的な仕組みにより値が決定される閾値を判定値とし、
設計的な仕組みにより値が決定される、とは
論理積和信号の、強度と強度の変化強度の積算の状態に依存することを意味するものとし、
論理積和信号が判定値をよぎるタイミングでパルス信号を発生する手段を閾値判定部とし、
閾値判定部を第６とし、
閾値判定部の出力であるパルス信号を判定パルスとし、
請求項１に記述の移動配列帯の個々の配列データに対応して、
１個の配列データを判定パルスのタイミング毎に、
＋１または－１の配列データを加算または平均化する機能の１個を単位抽出機能とし、
単位抽出機能は設計的に決定された値の範囲を持ち得るものとし、
単位抽出機能が移動配列帯に対応して帯状に並んだ配列帯を抽出帯とし、
抽出帯を第７とし、
抽出帯上に、判定パルスごとに加算または平均化された配列データを
抽出配列データとし、
抽出配列データを以て、
移動信号に含まれる多種類の情報が混在する信号の中の、
固定信号との、相関が密な信号であるところの、抽出配列データを検索結果とすることを第８とし、
第８を得るための
請求項１に記述の第１と第２と第３と第４と
請求項２の第５も含む
第７と第８を有することを特徴とする信号抽出手段。
請求項３の信号抽出手段の抽出配列データを時系列信号として取り出す機能を
抽出配列データ読出手段とし、
抽出配列データ読出手段を第９とし、
抽出配列データ読出手段の出力を抽出信号とし、
移動配列データを記憶情報とし、固定配列データを検索情報とし、
抽出信号を検索情報で以て、記憶情報の中から検索情報と相関度が高い情報とすることをアナログ情報検索システムとし、
第９の手段を有することを特徴とするアナログ情報検索システム。
半導体集積回路において、
請求項１に記述の固定配列帯と移動配列帯が１ビットのシフトレジスターであるとし、
固定配列帯と移動配列帯が１ビットのシフトレジスターであることを第１０とし、
単位論理積演算部が論理積回路であるとし、
論理積演算帯は論理積回路の帯で構成されるものとし、
論理積演算帯が論理積回路の帯であることを第１１とし
個々の論理積回路の出力の全てが加算されるかまたは平均化されるものとし、
個々の論理積回路の出力の全てを加算または平均化する機能を第１２とし、
第１０と第１１と第１２を有することを特徴とするところの請求項１の積和演算手段。