JPH0713741A - アルファ合成演算器 - Google Patents
アルファ合成演算器Info
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- JPH0713741A JPH0713741A JP5150055A JP15005593A JPH0713741A JP H0713741 A JPH0713741 A JP H0713741A JP 5150055 A JP5150055 A JP 5150055A JP 15005593 A JP15005593 A JP 15005593A JP H0713741 A JPH0713741 A JP H0713741A
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- JP
- Japan
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- alpha
- adder
- bit
- multiplexers
- outputs
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5318—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with column wise addition of partial products, e.g. using Wallace tree, Dadda counters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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Abstract
(57)【要約】
【目的】 ２つの数値 Ｘ、Ｙ をαの割合、Ｐ ＝ αＸ
＋（１−α）Ｙの式で合成するアルファ合成演算にお
いて、この合成演算を実現する回路の処理の高速化を目
的とする。 【構成】 Ｘ、Ｙの各ビットをデータ入力、αの各ビッ
トを制御入力としてマルチプレクサ１１に入力する。マ
ルチプレクサ１１の出力は、加算手段１４に入力され、
Ｗａｌｌａｃｅトリーにより総和が求められる。加算手
段１４はアルファ合成演算の結果Ｐを出力する。
＋（１−α）Ｙの式で合成するアルファ合成演算にお
いて、この合成演算を実現する回路の処理の高速化を目
的とする。 【構成】 Ｘ、Ｙの各ビットをデータ入力、αの各ビッ
トを制御入力としてマルチプレクサ１１に入力する。マ
ルチプレクサ１１の出力は、加算手段１４に入力され、
Ｗａｌｌａｃｅトリーにより総和が求められる。加算手
段１４はアルファ合成演算の結果Ｐを出力する。
Description
【０００１】
【産業上の利用分野】本発明はデジタル数値間の演算を
行なうアルファ合成演算器に関する。
行なうアルファ合成演算器に関する。
【０００２】
【従来の技術】近年、アルファ合成処理は、画像のデジ
タル数値化が進むにつれ、画像を扱う特殊効果、画像処
理、画像生成等の装置において多用されている。アルフ
ァ合成処理は２種の画像をある比率で混合する処理であ
り、（数１）を全ての画素に対して適用することによっ
て実現される。
タル数値化が進むにつれ、画像を扱う特殊効果、画像処
理、画像生成等の装置において多用されている。アルフ
ァ合成処理は２種の画像をある比率で混合する処理であ
り、（数１）を全ての画素に対して適用することによっ
て実現される。
【０００３】
【数１】
【０００４】従って、１枚の合成画像を生成するには多
数のアルファ合成演算を行なう必要があり、アルファ合
成演算器は高速かつ小規模に実現されなければならな
い。従来のアルファ合成演算器には、特願平４―２３０
９０２号に記載されたものがある。以下図面を参照しな
がら、前記した従来のアルファ合成演算器の一例につい
て説明する。
数のアルファ合成演算を行なう必要があり、アルファ合
成演算器は高速かつ小規模に実現されなければならな
い。従来のアルファ合成演算器には、特願平４―２３０
９０２号に記載されたものがある。以下図面を参照しな
がら、前記した従来のアルファ合成演算器の一例につい
て説明する。
【０００５】図４において、Ｘ０〜Ｘ３はＸの最下位ビ
ットから最上位ビット、Ｙ０〜Ｙ３はＹの最下位ビット
から最上位ビット、α０〜α３は小数点をα４にもつ４
ビットの固定小数点αの最下位ビットから最上位ビッ
ト、Ｐ０〜Ｐ７は８ビットの固定小数点数Ｐの最下位ビ
ットから最上位ビットを示す。４１はＸ、Ｙの各ビット
をデータ入力とし、αの各ビットを制御入力とするマル
チプレクサである。４２は半加算器（ＨＡ）、４３は全
加算器（ＦＡ）、４４はマルチプレクサ４１の出力を入
力としＰを出力する加算手段、４５は加算器で、以上の
ように構成されたアルファ合成演算器について、以下そ
の処理について説明する。図４のαの場合、（数１）は
変形されて（数２）で表される。
ットから最上位ビット、Ｙ０〜Ｙ３はＹの最下位ビット
から最上位ビット、α０〜α３は小数点をα４にもつ４
ビットの固定小数点αの最下位ビットから最上位ビッ
ト、Ｐ０〜Ｐ７は８ビットの固定小数点数Ｐの最下位ビ
ットから最上位ビットを示す。４１はＸ、Ｙの各ビット
をデータ入力とし、αの各ビットを制御入力とするマル
チプレクサである。４２は半加算器（ＨＡ）、４３は全
加算器（ＦＡ）、４４はマルチプレクサ４１の出力を入
力としＰを出力する加算手段、４５は加算器で、以上の
ように構成されたアルファ合成演算器について、以下そ
の処理について説明する。図４のαの場合、（数１）は
変形されて（数２）で表される。
【０００６】
【数２】
【０００７】図４の処理を数式で表すと（数３）とな
る。
る。
【０００８】
【数３】
【０００９】（数３）は、（数２）の右辺第３項が抜け
た式であり、（数２）の近似式になる。αのビット数が
大きくなると近似は正確になる。図５に（数２）を完全
に実現したアルファ合成演算器を示す。
た式であり、（数２）の近似式になる。αのビット数が
大きくなると近似は正確になる。図５に（数２）を完全
に実現したアルファ合成演算器を示す。
【００１０】図４と同様Ｘ０〜Ｘ３はＸの最下位ビット
から最上位ビット、Ｙ０〜Ｙ３はＹの最下位ビットから
最上位ビット、α０〜α３は小数点をα４にもつ４ビッ
トの固定小数点αの最下位ビットから最上位ビット、Ｐ
０〜Ｐ７は、Ｐ３とＰ４の間に小数点を持つ８ビットの
固定小数点数Ｐの最下位ビットから最上位ビットを示
す。５１はＸ、Ｙの各ビットをデータ入力、αの各ビッ
トを制御入力とするマルチプレクサである。５２は半加
算器、５３は全加算器、５４は加算器で、５５はマルチ
プレクサ５１の出力を入力としＰを出力する、半加算器
５２、全加算器５３、加算器５４で構成された加算手段
である。
から最上位ビット、Ｙ０〜Ｙ３はＹの最下位ビットから
最上位ビット、α０〜α３は小数点をα４にもつ４ビッ
トの固定小数点αの最下位ビットから最上位ビット、Ｐ
０〜Ｐ７は、Ｐ３とＰ４の間に小数点を持つ８ビットの
固定小数点数Ｐの最下位ビットから最上位ビットを示
す。５１はＸ、Ｙの各ビットをデータ入力、αの各ビッ
トを制御入力とするマルチプレクサである。５２は半加
算器、５３は全加算器、５４は加算器で、５５はマルチ
プレクサ５１の出力を入力としＰを出力する、半加算器
５２、全加算器５３、加算器５４で構成された加算手段
である。
【００１１】処理において、図４と違うのは、（数２）
を完全に実現するために、Ｙを図４の処理結果に加算し
ている点である。
を完全に実現するために、Ｙを図４の処理結果に加算し
ている点である。
【００１２】（数１）通りにアルファ合成演算器を構成
すると、１個の補数器、２個の乗算器、１個の加算器と
なり回路規模が大きくなるが、図４、図５の構成では乗
算器１個程度の回路規模で済む利点がある。
すると、１個の補数器、２個の乗算器、１個の加算器と
なり回路規模が大きくなるが、図４、図５の構成では乗
算器１個程度の回路規模で済む利点がある。
【００１３】
【発明が解決しようとする課題】しかしながら前記のよ
うな従来の構成では、マルチプレクサの出力からその総
和を求める加算手段において反復セル型配列を使用して
いるので高速演算ができないという問題点を有してい
た。
うな従来の構成では、マルチプレクサの出力からその総
和を求める加算手段において反復セル型配列を使用して
いるので高速演算ができないという問題点を有してい
た。
【００１４】本発明は前記問題点に留意し、小さい回路
規模で高速のアルファ合成演算器を実現することを目的
とする。
規模で高速のアルファ合成演算器を実現することを目的
とする。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に本発明のアルファ合成演算器は、複数のマルチプレク
サの出力からその総和を求める加算手段において、Ｗａ
ｌｌａｃｅトリーを用いるものである。
に本発明のアルファ合成演算器は、複数のマルチプレク
サの出力からその総和を求める加算手段において、Ｗａ
ｌｌａｃｅトリーを用いるものである。
【００１６】
【作用】前記の構成のアルファ合成演算器について、以
下その動作について説明する。図２は、Ｘ、Ｙ、αが８
ビット、Ｐが１６ビットの近似値の場合のアルファ合成
演算器を示している。図２において、２１はマルチプレ
クサの出力、２２は半加算器、２３は全加算器、２４は
加算器を示す。２５は、最上位ビットをＰ１５、最下位
ビットをＰ０、小数点をＰ７とＰ８の間とする出力結果
Ｐを示す。
下その動作について説明する。図２は、Ｘ、Ｙ、αが８
ビット、Ｐが１６ビットの近似値の場合のアルファ合成
演算器を示している。図２において、２１はマルチプレ
クサの出力、２２は半加算器、２３は全加算器、２４は
加算器を示す。２５は、最上位ビットをＰ１５、最下位
ビットをＰ０、小数点をＰ７とＰ８の間とする出力結果
Ｐを示す。
【００１７】２６はＹの１ビットとＸの積を、Ｙのビッ
ト番号だけ最上位ビット側にシフトしたものであり、右
下の番号がシフト回数を示す。２７は３段の２６を入力
とする加算処理部で、２８、２９は、それぞれ２７の和
の段とキャリーの段を示す。
ト番号だけ最上位ビット側にシフトしたものであり、右
下の番号がシフト回数を示す。２７は３段の２６を入力
とする加算処理部で、２８、２９は、それぞれ２７の和
の段とキャリーの段を示す。
【００１８】図２のレベル１において、３段の２６ごと
に、それぞれ桁ごとの和とキャリーを求める。３段が和
とキャリーの２段になるので、２×２＝４段に未処理の
２段を加えて６段に減る。
に、それぞれ桁ごとの和とキャリーを求める。３段が和
とキャリーの２段になるので、２×２＝４段に未処理の
２段を加えて６段に減る。
【００１９】図２のレベル２において、レベル１での処
理で減った６段を、再度、３段のグループに分けて和と
キャリーを求める。６÷３＝２グループでき、２×２＝
４段となる。同様に、レベルｎ―１でＸ段になったとす
ると、レベルｎでの段数Ｙは、
理で減った６段を、再度、３段のグループに分けて和と
キャリーを求める。６÷３＝２グループでき、２×２＝
４段となる。同様に、レベルｎ―１でＸ段になったとす
ると、レベルｎでの段数Ｙは、
【００２０】
【数４】
【００２１】となる。(数４)で「％」は余りを求める演
算、「／」は商を求める演算を示す。以下、最終的に２
段になるまで同様の処理を続けるとレベル４で終了す
る。処理時間については、反復セル型では、８―１＝７
レベル、Ｗａｌｌａｃｅトリーでは、４レベルであるた
め処理時間が大幅に短くなる。回路規模については、反
復セル型の場合、最初の１段に半加算器が８―１＝７
個、残りの段はすべて全加算器となり、７×（７―１）
＝が４２個、Ｗａｌｌａｃｅトリーの場合は、半加算器
が１５個、全加算器が３８個となり、少々大きくなる程
度である。
算、「／」は商を求める演算を示す。以下、最終的に２
段になるまで同様の処理を続けるとレベル４で終了す
る。処理時間については、反復セル型では、８―１＝７
レベル、Ｗａｌｌａｃｅトリーでは、４レベルであるた
め処理時間が大幅に短くなる。回路規模については、反
復セル型の場合、最初の１段に半加算器が８―１＝７
個、残りの段はすべて全加算器となり、７×（７―１）
＝が４２個、Ｗａｌｌａｃｅトリーの場合は、半加算器
が１５個、全加算器が３８個となり、少々大きくなる程
度である。
【００２２】総和の対象段数がｍ段の処理時間ついて、
反復セル型とＷａｌｌａｃｅトリーについて比較する。
反復セル型では、段数分のレベルが必要であるため、ｍ
段の処理時間はＯ（ｍ）となる。一方、Ｗａｌｌａｃｅ
トリーでは、レベル数をＬとすると（数５）よりおおよ
その値が求まる。
反復セル型とＷａｌｌａｃｅトリーについて比較する。
反復セル型では、段数分のレベルが必要であるため、ｍ
段の処理時間はＯ（ｍ）となる。一方、Ｗａｌｌａｃｅ
トリーでは、レベル数をＬとすると（数５）よりおおよ
その値が求まる。
【００２３】
【数５】
【００２４】よってＷａｌｌａｃｅトリーでの処理時間
は、Ｏ（ｌｏｇ ｍ）となる。前記２つの処理時間を比
較すると、Ｗａｌｌａｃｅトリーの方が高速であること
がわかり、段数が多くなるほど処理時間の差は大きくな
る。加算器２４に桁上げ先見加算器を用いると、さらに
処理が高速となる。
は、Ｏ（ｌｏｇ ｍ）となる。前記２つの処理時間を比
較すると、Ｗａｌｌａｃｅトリーの方が高速であること
がわかり、段数が多くなるほど処理時間の差は大きくな
る。加算器２４に桁上げ先見加算器を用いると、さらに
処理が高速となる。
【００２５】
（実施例１）以下に本発明の一実施例について、図面を
参照しながら説明する。図１は本発明を最上位ビットを
Ｘ３、最下位ビットをＸ０とする４ビットの整数Ｘと最
上位ビットをＹ３、最下位ビットをＹ０とする４ビット
の整数Ｙとを、最上位ビットをα３、最下位ビットをα
０、小数点をα４の上位とする４ビットの固定小数点数
αの割合で合成し、最上位ビットをＰ７、最下位ビット
をＰ０、小数点をＰ３とＰ４の間とする８ビットの固定
小数点数Ｐを出力とするアルファ合成演算器に適用した
場合の一実施例である。
参照しながら説明する。図１は本発明を最上位ビットを
Ｘ３、最下位ビットをＸ０とする４ビットの整数Ｘと最
上位ビットをＹ３、最下位ビットをＹ０とする４ビット
の整数Ｙとを、最上位ビットをα３、最下位ビットをα
０、小数点をα４の上位とする４ビットの固定小数点数
αの割合で合成し、最上位ビットをＰ７、最下位ビット
をＰ０、小数点をＰ３とＰ４の間とする８ビットの固定
小数点数Ｐを出力とするアルファ合成演算器に適用した
場合の一実施例である。
【００２６】マルチプレクサ１１は、Ｘ、Ｙの各ビット
をデータ入力、αの各ビットを制御入力とし、Ｘ、Ｙの
ビット長とαのビット長の積の数、すなわち１６個存在
する。配列状に接続された半加算器１２と全加算器１３
で構成される加算手段１４は、マルチプレクサ１１の出
力に接続され、加算器１５は、桁上げが行なわれる最終
段の加算処理をする。この場合、（数２）右辺第３項を
無視しているので、Ｐは近似値である。
をデータ入力、αの各ビットを制御入力とし、Ｘ、Ｙの
ビット長とαのビット長の積の数、すなわち１６個存在
する。配列状に接続された半加算器１２と全加算器１３
で構成される加算手段１４は、マルチプレクサ１１の出
力に接続され、加算器１５は、桁上げが行なわれる最終
段の加算処理をする。この場合、（数２）右辺第３項を
無視しているので、Ｐは近似値である。
【００２７】加算器１５にたどり着くまでに要するレベ
ル数は２回であり、同様の処理を反復セル型で行なうと
３回であることと比較すると、処理時間が短縮されてい
る。回路規模については、半加算器３個、全加算器５個
で、反復セル型では、半加算器３個、全加算器５個とな
り回路規模も少し小さくなっている。
ル数は２回であり、同様の処理を反復セル型で行なうと
３回であることと比較すると、処理時間が短縮されてい
る。回路規模については、半加算器３個、全加算器５個
で、反復セル型では、半加算器３個、全加算器５個とな
り回路規模も少し小さくなっている。
【００２８】（実施例２）以下に本発明の第２の実施例
について、図３を参照しながら説明する。図３におい
て、３１はマルチプレクサの出力、３２は半加算器、３
３は全加算器、３４は加算器を示す。３５は、最上位ビ
ットをＰ１５、最下位ビットをＰ０、小数点をＰ７とＰ
８の間とする出力結果Ｐを示す。３６は、Ｙの１ビット
とＸの積を、Ｙのビット番号だけ最上位ビット側にシフ
トしたもので、右下の番号がシフト回数を示す。
について、図３を参照しながら説明する。図３におい
て、３１はマルチプレクサの出力、３２は半加算器、３
３は全加算器、３４は加算器を示す。３５は、最上位ビ
ットをＰ１５、最下位ビットをＰ０、小数点をＰ７とＰ
８の間とする出力結果Ｐを示す。３６は、Ｙの１ビット
とＸの積を、Ｙのビット番号だけ最上位ビット側にシフ
トしたもので、右下の番号がシフト回数を示す。
【００２９】３７は３段の３６を入力とする加算処理部
で、３８、３９は、それぞれ３７の和の段とキャリーの
段を示す。
で、３８、３９は、それぞれ３７の和の段とキャリーの
段を示す。
【００３０】図３では、Ｙを加算しているためＸ、Ｙ、
αがいずれも８ビットの場合の完全なアルファ合成の実
現となっている。
αがいずれも８ビットの場合の完全なアルファ合成の実
現となっている。
【００３１】加算器３４にたどり着くまでに要するレベ
ル数は４回であり、同様の処理を反復セル型で行なう
と、７回である。（実施例１）と比べて、処理時間の短
縮効率が大きくなっている。回路規模については、半加
算器が１９個、全加算器が３４個で、反復セル型では半
加算器が７個、全加算器が３９個となり、回路規模は、
多少大きくなる程度である。
ル数は４回であり、同様の処理を反復セル型で行なう
と、７回である。（実施例１）と比べて、処理時間の短
縮効率が大きくなっている。回路規模については、半加
算器が１９個、全加算器が３４個で、反復セル型では半
加算器が７個、全加算器が３９個となり、回路規模は、
多少大きくなる程度である。
【００３２】なお、実施例においては、Ｘ、Ｙ、αをす
べて４ビットと８ビットのデジタル数値としたが、それ
以外のビットの場合も、本発明のアルファ合成演算器を
構成することが可能である。
べて４ビットと８ビットのデジタル数値としたが、それ
以外のビットの場合も、本発明のアルファ合成演算器を
構成することが可能である。
【００３３】さらに、Ｘ、Ｙのビット幅とαのビット幅
が等しくない場合（例えばＸ、Ｙが８ビットで合成の割
合αが３ビット）でも、本発明を適用することが可能で
ある。
が等しくない場合（例えばＸ、Ｙが８ビットで合成の割
合αが３ビット）でも、本発明を適用することが可能で
ある。
【００３４】
【発明の効果】以上のように本発明のアルファ合成演算
器は、従来のアルファ合成演算回路の回路規模で、演算
がｍビットではＯ（ｌｏｇ ｍ）の高速演算処理が実現
される。
器は、従来のアルファ合成演算回路の回路規模で、演算
がｍビットではＯ（ｌｏｇ ｍ）の高速演算処理が実現
される。
【図１】本発明の第１の実施例におけるアルファ合成演
算器の構成を示すブロック図
算器の構成を示すブロック図
【図２】本発明のアルファ合成演算器の処理過程を示す
図
図
【図３】本発明の第２の実施例におけるアルファ合成演
算器の構成を示すブロック図
算器の構成を示すブロック図
【図４】従来の近似値のアルファ合成演算器の構成を示
すブロック図
すブロック図
【図５】従来のアルファ合成演算器の構成を示すブロッ
ク図
ク図
１１ マルチプレクサ １２ 半加算器 １３ 全加算器 １４ 加算手段 １５ 加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西澤 貞次 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】２つの数値Ｘ、Ｙの各ビットをデータ入
力、αの各ビットを制御入力とする複数のマルチプレク
サと、前記複数のマルチプレクサの出力からその総和を
求める加算手段を備え、アルファ合成演算出力Ｐ＝αＸ
＋（１−α）Ｙを前記加算手段より得るアルファ合成演
算器。 - 【請求項２】複数のマルチプレクサの出力を、前記マル
チプレクサのそれぞれの出力に数値Ｙを加算したものと
する請求項１記載のアルファ合成演算器。 - 【請求項３】複数のマルチプレクサの出力からその総和
を求める加算手段に、Ｗａｌｌａｃｅトリーを用いる請
求項１記載のアルファ合成演算器。 - 【請求項４】複数のマルチプレクサの出力からその総和
を求める加算手段に、Ｗａｌｌａｃｅトリーを用いる請
求項２記載のアルファ合成演算器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150055A JPH0713741A (ja) | 1993-06-22 | 1993-06-22 | アルファ合成演算器 |
| EP94109558A EP0631243A3 (en) | 1993-06-22 | 1994-06-21 | Alpha mixer calculator. |
| US08/263,814 US5517437A (en) | 1993-06-22 | 1994-06-22 | Alpha blending calculator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150055A JPH0713741A (ja) | 1993-06-22 | 1993-06-22 | アルファ合成演算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713741A true JPH0713741A (ja) | 1995-01-17 |
Family
ID=15488525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5150055A Pending JPH0713741A (ja) | 1993-06-22 | 1993-06-22 | アルファ合成演算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5517437A (ja) |
| EP (1) | EP0631243A3 (ja) |
| JP (1) | JPH0713741A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6022997A (en) * | 1998-03-30 | 2000-02-08 | Nec Corporation | Process for preparing triphenylamine compounds by using a nitrogen trihalide |
| US6858161B2 (en) | 2000-06-30 | 2005-02-22 | Hodogaya Chemical Co., Ltd. | Method for purifying electronic item material |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6065033A (en) * | 1997-02-28 | 2000-05-16 | Digital Equipment Corporation | Wallace-tree multipliers using half and full adders |
| JP3016381B2 (ja) * | 1997-10-28 | 2000-03-06 | 日本電気株式会社 | バイト入替え演算器 |
| US6498868B1 (en) | 1998-06-11 | 2002-12-24 | Xerox Corporation | Image scaling using pattern matching to select among scaling algorithms |
| JP4042215B2 (ja) * | 1998-06-15 | 2008-02-06 | ソニー株式会社 | 演算処理装置およびその方法 |
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