JP3016381B2 - バイト入替え演算器 - Google Patents
バイト入替え演算器Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/762—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data having at least two separately controlled rearrangement levels, e.g. multistage interconnection networks
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Description
【０００１】
【発明の属する技術分野】本発明はバイト入替え演算器
に関し、特に画像情報を並列に処理するプロセッサの前
処理で行うデータの入替え演算を行う演算器に関するも
のである。
に関し、特に画像情報を並列に処理するプロセッサの前
処理で行うデータの入替え演算を行う演算器に関するも
のである。
【０００２】
【従来の技術】画像処理を行う場合、各画素のデータは
８ビットや１６ビットの整数または固定小数であること
が多い。画像処理では、各画素のデータを使って同じ演
算を繰返すことが多いので、データを並列演算して単位
時間内のデータ処理量を増加させる。並列に演算処理す
るデータを用意するために、並列処理の前処理として、
また並列処理した結果を元のデータ列に戻すために、バ
イト入替え演算器が使用される。
８ビットや１６ビットの整数または固定小数であること
が多い。画像処理では、各画素のデータを使って同じ演
算を繰返すことが多いので、データを並列演算して単位
時間内のデータ処理量を増加させる。並列に演算処理す
るデータを用意するために、並列処理の前処理として、
また並列処理した結果を元のデータ列に戻すために、バ
イト入替え演算器が使用される。
【０００３】ここで、バイト入替え演算は図３に示すよ
うな演算である。ここでは、６４ビット幅で処理を行
い、８ビット幅、１６ビット幅、３２ビット幅でデータ
を並列に演算できる演算器を持っている場合を想定して
いる。入力は２つの６４ビット数である。２つの入力
Ａ，Ｂとし、これ等各入力を８ビットずつに夫々分割
し、各々上位からＡ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ
６，Ａ７，Ａ８及びＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ
６，Ｂ７，Ｂ８とする。
うな演算である。ここでは、６４ビット幅で処理を行
い、８ビット幅、１６ビット幅、３２ビット幅でデータ
を並列に演算できる演算器を持っている場合を想定して
いる。入力は２つの６４ビット数である。２つの入力
Ａ，Ｂとし、これ等各入力を８ビットずつに夫々分割
し、各々上位からＡ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ
６，Ａ７，Ａ８及びＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ
６，Ｂ７，Ｂ８とする。
【０００４】この場合６通りの演算があり、３２ビット
幅の演算は、図３の１Η，１Ｌに示すようなＡ１，Ａ
２，Ａ３，Ａ４，Ｂ１，Ｂ２，Ｂ３，Ｂ４の並びの６４
ビットとＡ５，Ａ６，Ａ７，Ａ８，Ｂ５，Ｂ６，Ｂ７，
Ｂ８の並びの６４ビットを作る演算である。同様に、１
６ビットの場合の２Ｈ，２Ｌの演算、８ビットの場合の
３Ｈ，３Ｌの演算がある。
幅の演算は、図３の１Η，１Ｌに示すようなＡ１，Ａ
２，Ａ３，Ａ４，Ｂ１，Ｂ２，Ｂ３，Ｂ４の並びの６４
ビットとＡ５，Ａ６，Ａ７，Ａ８，Ｂ５，Ｂ６，Ｂ７，
Ｂ８の並びの６４ビットを作る演算である。同様に、１
６ビットの場合の２Ｈ，２Ｌの演算、８ビットの場合の
３Ｈ，３Ｌの演算がある。
【０００５】これ等の演算を実現するために、図６に示
すような８個の８ビットの６入力選択器群２が使用され
ている。これ等の６入力の選択器群２の各選択器は各演
算に対応する信号が入力されており、演算の種類によっ
て選択する値が決定される様になっている。
すような８個の８ビットの６入力選択器群２が使用され
ている。これ等の６入力の選択器群２の各選択器は各演
算に対応する信号が入力されており、演算の種類によっ
て選択する値が決定される様になっている。
【０００６】
【発明が解決しようとする課題】６入力選択器群２の各
選択器の構成は図７に示すような回路である。図７
（ａ）は制御信号線を５本にして、５つの入力はそれに
対応する１つの制御信号を１にすることで選択し、残り
の１つの入力は５本の制御信号がすべて０であった場合
に選択するようにしたものである。ＣＭＯＳトランジス
タ１２，１３からなるトランスフアーゲート１０、イン
バータ３０で構成されている。
選択器の構成は図７に示すような回路である。図７
（ａ）は制御信号線を５本にして、５つの入力はそれに
対応する１つの制御信号を１にすることで選択し、残り
の１つの入力は５本の制御信号がすべて０であった場合
に選択するようにしたものである。ＣＭＯＳトランジス
タ１２，１３からなるトランスフアーゲート１０、イン
バータ３０で構成されている。
【０００７】集積回路の製造技術において微細化が進め
られ、トランジスタの数より配線の本数を削減した方が
面積を削減できることがある。そのために、この回路は
配線本数を１本でも削減することを狙った回路である。
この場合のトランジスタ数は１ビット当り３４、６４ビ
ットでは２１７６となる。また、横方向の配線数は制御
信号線が５本、データ信号が中央付近で最大になり、９
６本になるので、計１０１本である。
られ、トランジスタの数より配線の本数を削減した方が
面積を削減できることがある。そのために、この回路は
配線本数を１本でも削減することを狙った回路である。
この場合のトランジスタ数は１ビット当り３４、６４ビ
ットでは２１７６となる。また、横方向の配線数は制御
信号線が５本、データ信号が中央付近で最大になり、９
６本になるので、計１０１本である。
【０００８】図７（ｂ）は６本の制御信号で各入力の選
択を行うもので、ＣＭＯＳトランジスタ１２，１３から
なるトランスファーゲート１０とインバータ３０とを有
する。１ビット当りのトランジスタ数が２４で、６４ビ
ットでは１５３６となる。また、制御信号は６本、デー
タ信号が９６本であり、全体で１０２本の横方向配線が
必要となる。
択を行うもので、ＣＭＯＳトランジスタ１２，１３から
なるトランスファーゲート１０とインバータ３０とを有
する。１ビット当りのトランジスタ数が２４で、６４ビ
ットでは１５３６となる。また、制御信号は６本、デー
タ信号が９６本であり、全体で１０２本の横方向配線が
必要となる。
【０００９】図８は別の従来例の回路図であり、８ビッ
ト毎に夫々に必要な入力だけを配し、トランジスタ数を
削減させたものである。最上位と最下位の８ビットずつ
が２入力選択器３、続く８ビットずつが４入力選択器
４、さらに続く８ビットづつが６入力選択器５、中央の
１６ビット（８ビット×２）が４入力選択器６へ夫々入
力されている。トランジスタ数を削減させると、消費電
力の低下につながる。しかし、制御信号線が２入力選択
器３，４、入力選択器４，６、入力選択器５，４、入力
選択器６のそれぞれで異なる。
ト毎に夫々に必要な入力だけを配し、トランジスタ数を
削減させたものである。最上位と最下位の８ビットずつ
が２入力選択器３、続く８ビットずつが４入力選択器
４、さらに続く８ビットづつが６入力選択器５、中央の
１６ビット（８ビット×２）が４入力選択器６へ夫々入
力されている。トランジスタ数を削減させると、消費電
力の低下につながる。しかし、制御信号線が２入力選択
器３，４、入力選択器４，６、入力選択器５，４、入力
選択器６のそれぞれで異なる。
【００１０】横方向の配線本数を削減する図７（ａ）の
ような方式で制御信号が１２本、データ線を合わせて１
０８本となり、図７（ｂ）のような方法で制御信が１６
本、データ線を合わせて１１２本となる。トランジスタ
数は前者が９９２、後者が５１２である。
ような方式で制御信号が１２本、データ線を合わせて１
０８本となり、図７（ｂ）のような方法で制御信が１６
本、データ線を合わせて１１２本となる。トランジスタ
数は前者が９９２、後者が５１２である。
【００１１】本発明の目的は、トランジスタ数が少な
く、また配線数を少なくして、集積回路化した場合の専
有面積や消費電力の削減を可能としたバイト入替え演算
器を提供することである。
く、また配線数を少なくして、集積回路化した場合の専
有面積や消費電力の削減を可能としたバイト入替え演算
器を提供することである。
【００１２】
【課題を解決するための手段】本発明によれば、各々が
６４ビットからなり、上位から順にバイト単位にＡ１〜
Ａ８及びＢ１〜Ｂ８とした第１および第２の数Ａ，Ｂを
入力としこれ等の２数をバイト単位で入替えて６４ビッ
トの数を出力するバイト入替え演算器であって、Ａ１と
Ａ５、Ｂ１とＢ５、Ａ２とＡ６、Ｂ２とＢ６、Ａ３とＡ
７、Ｂ３とＢ７、Ａ４とＡ８、Ｂ４とＢ８を夫々２入力
とする第１〜第８の選択器からなる初段目選択器群と、
前記第２及び第３の選択器の出力を２入力とする第９の
選択器、前記第３及び第２の選択器の出力を２入力とす
る第１０の選択器、前記第６及び第７の選択器の出力を
２入力とする第１１の選択器、前記第７及び第６の選択
器の出力を２入力とする第１２の選択器からなる二段目
選択器群と、前記第１０及び第５の選択器の出力を２入
力とする第１３の選択器、前記第４及び第１１の選択器
の出力を２入力とする第１４の選択器、前記第５及び第
１０の選択器の出力を２入力とする第１５の選択器、前
記第１１及び第４の選択器の出力を２入力とする第１６
の選択器からなる三段目選択器群と、を含み、前記第
１，８，９，１２〜１６の各選択器の出力を演算出力と
したことを特徴とするバイト入替え演算器がえられる。
６４ビットからなり、上位から順にバイト単位にＡ１〜
Ａ８及びＢ１〜Ｂ８とした第１および第２の数Ａ，Ｂを
入力としこれ等の２数をバイト単位で入替えて６４ビッ
トの数を出力するバイト入替え演算器であって、Ａ１と
Ａ５、Ｂ１とＢ５、Ａ２とＡ６、Ｂ２とＢ６、Ａ３とＡ
７、Ｂ３とＢ７、Ａ４とＡ８、Ｂ４とＢ８を夫々２入力
とする第１〜第８の選択器からなる初段目選択器群と、
前記第２及び第３の選択器の出力を２入力とする第９の
選択器、前記第３及び第２の選択器の出力を２入力とす
る第１０の選択器、前記第６及び第７の選択器の出力を
２入力とする第１１の選択器、前記第７及び第６の選択
器の出力を２入力とする第１２の選択器からなる二段目
選択器群と、前記第１０及び第５の選択器の出力を２入
力とする第１３の選択器、前記第４及び第１１の選択器
の出力を２入力とする第１４の選択器、前記第５及び第
１０の選択器の出力を２入力とする第１５の選択器、前
記第１１及び第４の選択器の出力を２入力とする第１６
の選択器からなる三段目選択器群と、を含み、前記第
１，８，９，１２〜１６の各選択器の出力を演算出力と
したことを特徴とするバイト入替え演算器がえられる。
【００１３】更に、本発明によれば、各々が１２８ビッ
トからなり、上位から順にバイト単位にＡ１〜Ａ１６及
びＢ１〜Ｂ１６とした第１および第２の数Ａ，Ｂを入力
としこれ等の２数をバイト単位で入替えて１２８ビット
の数を出力するバイト入替え演算器であって、Ａ１とＡ
９、Ｂ１とＢ９、Ａ２とＡ１０、Ｂ２とＢ１０、Ａ３と
Ａ１１、Ｂ３とＢ１１、Ａ４とＡ１２、Ｂ４とＢ１１、
Ａ５とＡ１３、Ｂ５とＢ１３、Ａ６とＡ１４，Ｂ６とＢ
１４，Ａ７とＡ１５、Ｂ７とＢ１５、Ａ８とＡ１６，Ｂ
８とＢ１６を夫々２入力とする第１〜第１６の選択器か
らなる初段目選択器群と、前記第２及び第３の選択器の
出力を２入力とする第１７の選択器、前記第３及び第２
の選択器の出力を２入力とする第１８の選択器、前記第
６及び第７の選択器の出力を２入力とする第１９の選択
器、前記第７及び第６の選択器の出力を２入力とする第
２０の選択器、前記第１０及び第１１の選択器の出力を
２入力とする第２１の選択器、前記第１１及び第１０の
選択器の出力を２入力とする第２２の選択器、前記第１
４及び１５の選択器の出力を２入力とする第２３の選択
器、前記第１５及び１４の選択器の出力を２入力とする
第２４の選択器からなる第二段目選択器群と、前記第１
８及び第５の選択器の出力を２入力とする第２５の選択
器、前記第４及び第１９の選択器の出力を２入力とする
第２６の選択器、前記第５及び第１８の選択器の出力を
２入力とする第２７の選択器、前記第１９及び第４の選
択器の出力を２入力とする第２８の選択器、前記第２２
及び第１３の選択器の出力を２入力とする第２９の選択
器、前記第１２及び第２３の選択器の出力を２入力とす
る第３０の選択器、前記第１３及び第２２の選択器の出
力を２入力とする第３１の選択器、前記第２３及び第１
２の選択器の出力を２入力とする第３２の選択器からな
る第三段目選択器群と、前記第２７及び第９の選択器の
出力を２入力とする第３３の選択器、前記第２８及び第
２１の選択器の出力を２入力とする第３４の選択器、前
記第２０及び第２９の選択器の出力を２入力とする第３
５の選択器、前記第８及び第３０の選択器の出力を２入
力とする第３６の選択器、前記第９及び第２７の選択器
の出力を２入力とする第３７の選択器、前記第２１及び
第２８の選択器の出力を２入力とする第３８の選択器、
前記第２９及び第２０の選択器の出力を２入力とする第
３９の選択器、前記第３０及び第８の選択器の出力を２
入力とする第４０の選択器からなる第四段目選択器群
と、を含み、前記第１，１６，１７，２４〜２６，３
１，３２，３３〜４０の選択器の出力を演算出力とした
ことを特徴とするバイト入替え演算器が得られる。
トからなり、上位から順にバイト単位にＡ１〜Ａ１６及
びＢ１〜Ｂ１６とした第１および第２の数Ａ，Ｂを入力
としこれ等の２数をバイト単位で入替えて１２８ビット
の数を出力するバイト入替え演算器であって、Ａ１とＡ
９、Ｂ１とＢ９、Ａ２とＡ１０、Ｂ２とＢ１０、Ａ３と
Ａ１１、Ｂ３とＢ１１、Ａ４とＡ１２、Ｂ４とＢ１１、
Ａ５とＡ１３、Ｂ５とＢ１３、Ａ６とＡ１４，Ｂ６とＢ
１４，Ａ７とＡ１５、Ｂ７とＢ１５、Ａ８とＡ１６，Ｂ
８とＢ１６を夫々２入力とする第１〜第１６の選択器か
らなる初段目選択器群と、前記第２及び第３の選択器の
出力を２入力とする第１７の選択器、前記第３及び第２
の選択器の出力を２入力とする第１８の選択器、前記第
６及び第７の選択器の出力を２入力とする第１９の選択
器、前記第７及び第６の選択器の出力を２入力とする第
２０の選択器、前記第１０及び第１１の選択器の出力を
２入力とする第２１の選択器、前記第１１及び第１０の
選択器の出力を２入力とする第２２の選択器、前記第１
４及び１５の選択器の出力を２入力とする第２３の選択
器、前記第１５及び１４の選択器の出力を２入力とする
第２４の選択器からなる第二段目選択器群と、前記第１
８及び第５の選択器の出力を２入力とする第２５の選択
器、前記第４及び第１９の選択器の出力を２入力とする
第２６の選択器、前記第５及び第１８の選択器の出力を
２入力とする第２７の選択器、前記第１９及び第４の選
択器の出力を２入力とする第２８の選択器、前記第２２
及び第１３の選択器の出力を２入力とする第２９の選択
器、前記第１２及び第２３の選択器の出力を２入力とす
る第３０の選択器、前記第１３及び第２２の選択器の出
力を２入力とする第３１の選択器、前記第２３及び第１
２の選択器の出力を２入力とする第３２の選択器からな
る第三段目選択器群と、前記第２７及び第９の選択器の
出力を２入力とする第３３の選択器、前記第２８及び第
２１の選択器の出力を２入力とする第３４の選択器、前
記第２０及び第２９の選択器の出力を２入力とする第３
５の選択器、前記第８及び第３０の選択器の出力を２入
力とする第３６の選択器、前記第９及び第２７の選択器
の出力を２入力とする第３７の選択器、前記第２１及び
第２８の選択器の出力を２入力とする第３８の選択器、
前記第２９及び第２０の選択器の出力を２入力とする第
３９の選択器、前記第３０及び第８の選択器の出力を２
入力とする第４０の選択器からなる第四段目選択器群
と、を含み、前記第１，１６，１７，２４〜２６，３
１，３２，３３〜４０の選択器の出力を演算出力とした
ことを特徴とするバイト入替え演算器が得られる。
【００１４】本発明の作用を述べる。本発明によるバイ
ト入替え演算器においては、先ず、初段目選択器群によ
って、入力された２つの６４ビット数または１２８ビッ
ト数の、上位半分同士または下位半分同士を夫々選択し
て８ビット（１バイト）毎に交互に並び替える。
ト入替え演算器においては、先ず、初段目選択器群によ
って、入力された２つの６４ビット数または１２８ビッ
ト数の、上位半分同士または下位半分同士を夫々選択し
て８ビット（１バイト）毎に交互に並び替える。
【００１５】次に、第二段目選択器群に、これ等初段目
選択器群の出力を入力し、４バイトずつに分けた各組の
中央の２バイトを１バイトずつに入れ替えるか否かを選
択する。更に、第三段目選択器群に、第二段目選択器群
の出力を、また第二段目選択器群がないバイトについて
は初段目選択器群の出力を夫々入力し、８バイトずつの
組に分けた各組の中央の４バイトを２バイトずつ入替え
るか否かを選択する。
選択器群の出力を入力し、４バイトずつに分けた各組の
中央の２バイトを１バイトずつに入れ替えるか否かを選
択する。更に、第三段目選択器群に、第二段目選択器群
の出力を、また第二段目選択器群がないバイトについて
は初段目選択器群の出力を夫々入力し、８バイトずつの
組に分けた各組の中央の４バイトを２バイトずつ入替え
るか否かを選択する。
【００１６】入力が１２８バイトの場合には、更に、第
四段目選択器群に、第三段目選択器群の出力を、また第
三段目選択器群がないバイトについては第二段目選択器
群の出力を、また第二段目選択器群がないバイトについ
ては初段目選択器群の出力を夫々入力し、中央のバイト
を４バイトずつ入替えるか否かを選択する。
四段目選択器群に、第三段目選択器群の出力を、また第
三段目選択器群がないバイトについては第二段目選択器
群の出力を、また第二段目選択器群がないバイトについ
ては初段目選択器群の出力を夫々入力し、中央のバイト
を４バイトずつ入替えるか否かを選択する。
【００１７】また、本発明による他のバイト入替え演算
器においては、先ず、初段目選択器群の入力に、２つの
１２８ビット数の各上位半分同士または下位半分同士を
選択し、１６ビット（２バイト）毎に交互に入替える。
次に、第二段目選択器群にこれ等初段目選択器群の出力
を入力し、８バイトずつの組に分けた各組の中央の４バ
イトを２バイトずつ入替えるか否かを選択する。
器においては、先ず、初段目選択器群の入力に、２つの
１２８ビット数の各上位半分同士または下位半分同士を
選択し、１６ビット（２バイト）毎に交互に入替える。
次に、第二段目選択器群にこれ等初段目選択器群の出力
を入力し、８バイトずつの組に分けた各組の中央の４バ
イトを２バイトずつ入替えるか否かを選択する。
【００１８】そして、第三段目選択器群に、第二段目選
択器群の出力を、この第二段目選択器群がないバイトに
ついては初段目選択器群の出力を入力し、１６バイトず
つの組に分けた各組の中央の８バイトを４バイトずつ入
替えるか否かを選択する。以上の構成によって上記目的
が達成される。
択器群の出力を、この第二段目選択器群がないバイトに
ついては初段目選択器群の出力を入力し、１６バイトず
つの組に分けた各組の中央の８バイトを４バイトずつ入
替えるか否かを選択する。以上の構成によって上記目的
が達成される。
【００１９】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例につき説明する。
実施例につき説明する。
【００２０】図１は本発明の一実施例のブロック図であ
る。８ビットの２入力選択器群三段にて構成されてお
り、入力は２つの６４ビット数であり、一方はＡとし、
他方はＢとして示している。初段目選択器群はＳ１１〜
Ｓ１８の８個の選択器からなり、二段目選択器群はＳ２
１〜Ｓ２４の４個の選択器からなる。また三段目選択器
群はＳ３１〜Ｓ３４の４個の選択器からなっている。
る。８ビットの２入力選択器群三段にて構成されてお
り、入力は２つの６４ビット数であり、一方はＡとし、
他方はＢとして示している。初段目選択器群はＳ１１〜
Ｓ１８の８個の選択器からなり、二段目選択器群はＳ２
１〜Ｓ２４の４個の選択器からなる。また三段目選択器
群はＳ３１〜Ｓ３４の４個の選択器からなっている。
【００２１】２つの入力Ａ，Ｂの各々を上位から順に８
ビット（１バイト）ずつ区切って、Ａ１〜Ａ８及びＢ１
〜Ｂ８とすると、初段目選択器群Ｓ１１〜Ｓ１８の各々
には、Ａ１とＡ５、Ｂ１とＢ５、Ａ２とＡ６、Ｂ２とＢ
６、Ａ３とＡ７、Ｂ３とＢ７、Ａ４とＡ８、Ｂ４とＢ８
が夫々２入力となっており、制御信号により２入力を択
一的に導出する。この時点で、前者のバイトを選択する
と、図３の３Ｈ、後者を選択すると図３の３Ｌの命令が
実行されることになる。
ビット（１バイト）ずつ区切って、Ａ１〜Ａ８及びＢ１
〜Ｂ８とすると、初段目選択器群Ｓ１１〜Ｓ１８の各々
には、Ａ１とＡ５、Ｂ１とＢ５、Ａ２とＡ６、Ｂ２とＢ
６、Ａ３とＡ７、Ｂ３とＢ７、Ａ４とＡ８、Ｂ４とＢ８
が夫々２入力となっており、制御信号により２入力を択
一的に導出する。この時点で、前者のバイトを選択する
と、図３の３Ｈ、後者を選択すると図３の３Ｌの命令が
実行されることになる。
【００２２】次の段の選択器群Ｓ２１〜Ｓ２４で、上位
から２番目と３番目の各バイトを互いに入替えるか否
か、また上位から６番目と７番目の各バイトを互いに入
替えるか否かを夫々選択し、入替えなければ３Ｈ，３Ｌ
の命令が、入替えれば２Ｈ，２Ｌの命令夫々実行される
ことになる。
から２番目と３番目の各バイトを互いに入替えるか否
か、また上位から６番目と７番目の各バイトを互いに入
替えるか否かを夫々選択し、入替えなければ３Ｈ，３Ｌ
の命令が、入替えれば２Ｈ，２Ｌの命令夫々実行される
ことになる。
【００２３】三段目の選択器群Ｓ３１〜Ｓ３４で、中央
の１６ビット同士を入替えるか否かを選択し、入替えな
ければＨ２，Ｌ２の命令が、入替えればＨ１，Ｌ１の命
令が夫々実行される。二段目選択器群で入替えを行わな
かった場合は、三段目選択器群では入替えを行わない。
以上の３段の処理で図３に示した全ての命令を実行する
ことが可能である。
の１６ビット同士を入替えるか否かを選択し、入替えな
ければＨ２，Ｌ２の命令が、入替えればＨ１，Ｌ１の命
令が夫々実行される。二段目選択器群で入替えを行わな
かった場合は、三段目選択器群では入替えを行わない。
以上の３段の処理で図３に示した全ての命令を実行する
ことが可能である。
【００２４】図２は２入力選択器の１ビット当りの回路
図である。通常使用されるトランスファゲート１０，２
０を使用したものであり、当該トランスファゲートはＮ
ＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１３と
からなる。制御信号により、インバータ３０を介して２
つのトランスファゲートの一方がオンとなる様に制御さ
れる。この回路では、制御信号（制御入力）がローの場
合に入力０の値が出力に、ハイの場合に入力１の値が夫
々出力に導出されるもので、制御信号は１本である。
図である。通常使用されるトランスファゲート１０，２
０を使用したものであり、当該トランスファゲートはＮ
ＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１３と
からなる。制御信号により、インバータ３０を介して２
つのトランスファゲートの一方がオンとなる様に制御さ
れる。この回路では、制御信号（制御入力）がローの場
合に入力０の値が出力に、ハイの場合に入力１の値が夫
々出力に導出されるもので、制御信号は１本である。
【００２５】上記した図３の命令コードを、図４に示す
様に、命令コードの中の３ビットを使用して、その１ビ
ットを図３の命令に示したＨかＬを区別するビットに割
り当て、残りの２ビットのコードを、３Ｈ，３Ｌの命令
を実行するならば“００”とし、２Ｈ，２Ｌの命令を実
行するならば“０１”とし、１Ｈ，１Ｌの命令を実行す
るならば“１１”とすれば良く、特にこの演算のための
制御信号を作る場合に命令コードをデコードする必要は
ない。
様に、命令コードの中の３ビットを使用して、その１ビ
ットを図３の命令に示したＨかＬを区別するビットに割
り当て、残りの２ビットのコードを、３Ｈ，３Ｌの命令
を実行するならば“００”とし、２Ｈ，２Ｌの命令を実
行するならば“０１”とし、１Ｈ，１Ｌの命令を実行す
るならば“１１”とすれば良く、特にこの演算のための
制御信号を作る場合に命令コードをデコードする必要は
ない。
【００２６】同様に、入力値や出力値の幅を６４ビット
から１２８ビットに拡張して命令を構築することも可能
である。この場合、最小のビット幅単位を８ビットにす
る場合と、１６ビットにする場合とが考えられる。１６
ビットにする場合には、図１の各８ビット選択器１６ビ
ットに拡張し、各選択器が１６ビットを処理する様に変
更するだけで良い。
から１２８ビットに拡張して命令を構築することも可能
である。この場合、最小のビット幅単位を８ビットにす
る場合と、１６ビットにする場合とが考えられる。１６
ビットにする場合には、図１の各８ビット選択器１６ビ
ットに拡張し、各選択器が１６ビットを処理する様に変
更するだけで良い。
【００２７】最小ビットの幅を８ビットとする場合に
は、図５に示す如く、選択器の段数をもう一段増やして
四段構成とする。初段選択器群Ｓ１１〜Ｓ１１６により
２つの入力Ａ，Ｂの各上位６４ビットを選択するか、下
位６４ビットを選択するかを決定する。この時点で、入
替えを止めると、８ビット毎の入替えが実現する。
は、図５に示す如く、選択器の段数をもう一段増やして
四段構成とする。初段選択器群Ｓ１１〜Ｓ１１６により
２つの入力Ａ，Ｂの各上位６４ビットを選択するか、下
位６４ビットを選択するかを決定する。この時点で、入
替えを止めると、８ビット毎の入替えが実現する。
【００２８】次の二段目選択器群Ｓ２１〜Ｓ２８で、３
２ビットずつに分割した場合の各中央８ビットずつを入
替えるか否かを選択制御すれば、８ビット毎の入替えが
できる。
２ビットずつに分割した場合の各中央８ビットずつを入
替えるか否かを選択制御すれば、８ビット毎の入替えが
できる。
【００２９】続いて、６４ビットずつに分割した場合の
内部１６ビットずつを入替えるか否かを、三段目選択器
群Ｓ３１〜Ｓ３８で制御すれば、１６ビット以下の入替
えか、３２ビットでの入替え可を切替えることができ
る。最後の第四段目選択器群Ｓ４１〜Ｓ４８で、選択器
の中央の３２ビットずつを入替えるか否かを決定する。
これによって、入替えなければ３２ビット以下の切替え
を、入替えれば６４ビットの入替えを実現可能となる。
内部１６ビットずつを入替えるか否かを、三段目選択器
群Ｓ３１〜Ｓ３８で制御すれば、１６ビット以下の入替
えか、３２ビットでの入替え可を切替えることができ
る。最後の第四段目選択器群Ｓ４１〜Ｓ４８で、選択器
の中央の３２ビットずつを入替えるか否かを決定する。
これによって、入替えなければ３２ビット以下の切替え
を、入替えれば６４ビットの入替えを実現可能となる。
【００３０】集積回路は微細化が進むと、トランジスタ
の数や配線の数を少なくしないと面積の削減が困難とな
るが、本発明の構成を使用すれば、トランジスタ数や配
線数を６４ビットの場合で、従来のものと比較すると、
２ビットの選択器のトランジスタ数を図２に示すように
６個とすると、本発明ではトランジスタ数が７６８個、
配線数が制御信号３本、データ９６本で合計９９本とな
る。従来構成に比較して、トランジスタ数と配線数との
両面で優れている。
の数や配線の数を少なくしないと面積の削減が困難とな
るが、本発明の構成を使用すれば、トランジスタ数や配
線数を６４ビットの場合で、従来のものと比較すると、
２ビットの選択器のトランジスタ数を図２に示すように
６個とすると、本発明ではトランジスタ数が７６８個、
配線数が制御信号３本、データ９６本で合計９９本とな
る。従来構成に比較して、トランジスタ数と配線数との
両面で優れている。
【００３１】また、２入力選択器で構成しているため
に、１本の制御信号で入力の切替えができるので、回路
も簡単に構成でき、更に、６４ビットの場合では、命令
コード中の３ビットを上記した様に割り当てておけば、
デコードする必要がなくなり、この３ビットを使用して
命令の切替えが可能となる。
に、１本の制御信号で入力の切替えができるので、回路
も簡単に構成でき、更に、６４ビットの場合では、命令
コード中の３ビットを上記した様に割り当てておけば、
デコードする必要がなくなり、この３ビットを使用して
命令の切替えが可能となる。
【００３２】
【発明の効果】以上述べた如く、本発明によれば、トラ
ンジスタの数及び配線の数が共に削減できるので、集積
回路の面積削減に大きく寄与するという効果がある。
ンジスタの数及び配線の数が共に削減できるので、集積
回路の面積削減に大きく寄与するという効果がある。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の実施例に使用する２入力選択器の例を
示す回路図である。
示す回路図である。
【図３】バイト入替え演算命令とその入替え態様を示す
図である。
図である。
【図４】バイト入替え演算命令コードの例を示す図であ
る。
る。
【図５】本発明の他の実施例の構成を示す図である。
【図６】従来のバイト入替え演算器の一例を示す図であ
る。
る。
【図７】６入力選択器の例を示す図である。
【図８】従来のバイト入替え演算器の他の例を示す図で
ある。
ある。
Ａ，Ｂ 入力 Ｏ 出力 Ｓ１１〜Ｓ１１６ 初段目選択器群 Ｓ２１〜Ｓ２８ 二段目選択器群 Ｓ３１〜Ｓ３８ 三段目選択器群 Ｓ４１〜Ｓ４８ 四段目選択器群
Claims (5)
- 【請求項１】 各々が６４ビットからなり、上位から順
にバイト単位にＡ１〜Ａ８及びＢ１〜Ｂ８とした第１お
よび第２の数Ａ，Ｂを入力としこれ等の２数をバイト単
位で入替えて６４ビットの数を出力するバイト入替え演
算器であって、 Ａ１とＡ５、Ｂ１とＢ５、Ａ２とＡ６、Ｂ２とＢ６、Ａ
３とＡ７、Ｂ３とＢ７、Ａ４とＡ８、Ｂ４とＢ８を夫々
２入力とする第１〜第８の選択器からなる初段目選択器
群と、 前記第２及び第３の選択器の出力を２入力とする第９の
選択器、前記第３及び第２の選択器の出力を２入力とす
る第１０の選択器、前記第６及び第７の選択器の出力を
２入力とする第１１の選択器、前記第７及び第６の選択
器の出力を２入力とする第１２の選択器からなる二段目
選択器群と、 前記第１０及び第５の選択器の出力を２入力とする第１
３の選択器、前記第４及び第１１の選択器の出力を２入
力とする第１４の選択器、前記第５及び第１０の選択器
の出力を２入力とする第１５の選択器、前記第１１及び
第４の選択器の出力を２入力とする第１６の選択器から
なる三段目選択器群と、を含み、前記第１，８，９，１
２〜１６の各選択器の出力を演算出力としたことを特徴
とするバイト入替え演算器。 - 【請求項２】 各々が１２８ビットからなり、上位から
順にバイト単位にＡ１〜Ａ１６及びＢ１〜Ｂ１６とした
第１および第２の数Ａ，Ｂを入力としこれ等の２数をバ
イト単位で入替えて１２８ビットの数を出力するバイト
入替え演算器であって、 Ａ１とＡ９、Ｂ１とＢ９、Ａ２とＡ１０、Ｂ２とＢ１
０、Ａ３とＡ１１、Ｂ３とＢ１１、Ａ４とＡ１２、Ｂ４
とＢ１１、Ａ５とＡ１３、Ｂ５とＢ１３、Ａ６とＡ１
４，Ｂ６とＢ１４，Ａ７とＡ１５、Ｂ７とＢ１５、Ａ８
とＡ１６，Ｂ８とＢ１６を夫々２入力とする第１〜第１
６の選択器からなる初段目選択器群と、 前記第２及び第３の選択器の出力を２入力とする第１７
の選択器、前記第３及び第２の選択器の出力を２入力と
する第１８の選択器、前記第６及び第７の選択器の出力
を２入力とする第１９の選択器、前記第７及び第６の選
択器の出力を２入力とする第２０の選択器、前記第１０
及び第１１の選択器の出力を２入力とする第２１の選択
器、前記第１１及び第１０の選択器の出力を２入力とす
る第２２の選択器、前記第１４及び１５の選択器の出力
を２入力とする第２３の選択器、前記第１５及び１４の
選択器の出力を２入力とする第２４の選択器からなる第
二段目選択器群と、 前記第１８及び第５の選択器の出力を２入力とする第２
５の選択器、前記第４及び第１９の選択器の出力を２入
力とする第２６の選択器、前記第５及び第１８の選択器
の出力を２入力とする第２７の選択器、前記第１９及び
第４の選択器の出力を２入力とする第２８の選択器、前
記第２２及び第１３の選択器の出力を２入力とする第２
９の選択器、前記第１２及び第２３の選択器の出力を２
入力とする第３０の選択器、前記第１３及び第２２の選
択器の出力を２入力とする第３１の選択器、前記第２３
及び第１２の選択器の出力を２入力とする第３２の選択
器からなる第三段目選択器群と、 前記第２７及び第９の選択器の出力を２入力とする第３
３の選択器、前記第２８及び第２１の選択器の出力を２
入力とする第３４の選択器、前記第２０及び第２９の選
択器の出力を２入力とする第３５の選択器、前記第８及
び第３０の選択器の出力を２入力とする第３６の選択
器、前記第９及び第２７の選択器の出力を２入力とする
第３７の選択器、前記第２１及び第２８の選択器の出力
を２入力とする第３８の選択器、前記第２９及び第２０
の選択器の出力を２入力とする第３９の選択器、前記第
３０及び第８の選択器の出力を２入力とする第４０の選
択器からなる第四段目選択器群と、を含み、前記第１，
１６，１７，２４〜２６，３１，３２，３３〜４０の選
択器の出力を演算出力としたことを特徴とするバイト入
替え演算器。 - 【請求項３】 ６４ビットの２数を入力し６４ビットの
数を出力とするバイト入替え演算器であって、 第１の入力の６３ビット目から５６ビット目及び該第１
の入力の３１ビット目から２４ビット目を入力とする第
１の８ビット２入力選択器と、 第２の入力の６３ビット目から５６ビット目及び該第２
の入力の３１ビット目から２４ビット目を入力とする第
２の８ビット２入力選択器と、 該第１の入力の５５ビット目から４８ビット目及び該第
１の入力の２３ビット目から１６ビット目を入力とする
第３の８ビット２入力選択器と、 該第２の入力の５５ビット目から４８ビット目及び該第
２の入力の２３ビット目から１６ビット目を入力とする
第４の８ビット２入力選択器と、 該第１の入力の４７ビット目から４０ビット目及び該第
１の入力の１５ビッ卜目から８ビット目を入力とする第
５の８ビット２入力選択器と、 該第２の入力の４７ビット目から４０ビット目及び該第
２の入力の１５ビット目から８ビット目を入力とする第
６の８ビット２入力選択器と、 該第１の入力の３９ビット目から３２ビット目及び該第
１の入力の７ビット目から０ビット目を入力とする第７
の８ビット２入力選択器と、 該第２の入力の３９ビット目から３２ビット目及び該第
２の入力の７ビット目から０ビット目を入力とする第８
の８ビット２入力選択器と、 該第２の８ビット２入力選択器の出力及び該第３の８ビ
ット２入力選択器の出力を入力とする第９の８ビット２
入力選択器と、 該第３の８ビット２入力選択器の出力及び該第２の８ビ
ット２入力選択器の出力を入力とする第１０の８ビット
２入力選択器と、 該第６の８ビット２入力選択器の出力及び該第７の８ビ
ット２入力選択器の出力を入力とする第１１の８ビット
２入力選択器と、 該第７の８ビット２入力選択器の出力及び該第６の８ビ
ット２入力選択器の出力を入力とする第１２の８ビット
２入力選択器と、 該第１０の８ビット２入力選択器の出力及び該第５の８
ビット２入力選択器の出力を入力とする第１３の８ビッ
ト２力選択器と、 該第４の８ビット２入力選択器の出力及び該第１１の８
ビット２入力選択器の出力を入力とする第１４の８ビッ
ト２入力選択器と、 該第５の８ビット２入力選択器の出力及び該第１０の８
ビット２入力選択器の出力を入力とする第１５の８ビッ
ト２入力選択器と、 該第１１の８ビット２入力選択器の出力及び該第４の８
ビット２入力選択器の出力を入力とする第１６の８ビッ
ト２入力選択器と、 該第１から第８の８ビット２入力選択器の前者または後
者の入力を出力するよう切替えを行う第１の制御信号
と、 該第９から第１２の８ビット２入力選択器の前者または
後者の入力を出力するよう切り替えを行う第２の制御信
号と、 該第１３から第１６の８ビット２入力選択器の前者また
は後者の入力を出力するよう切替えを行う第３の制御信
号と、 該第１の８ビット２入力選択器の出力を６３ビット目か
ら５６ビット目の出力とし、該第９の８ビット２入力選
択器の出力を５５ビット目から４８ビット目の出力と
し、該第１３の８ビット２入力選択器の出力を４７ビッ
ト目から４０ビット目の出力とし、該第１４の８ビット
２入力選択器の出力を３９ビット目から３２ビット目の
出力とし、該第１５の８ビット２入力選択器の出力を３
１ビット目から２４ビット目の出力とし、該第１６の８
ビット２入力選択器の出力を２３ビット目から１６ビッ
ト目の出力とし、該第１２の８ビット２入力選択器の出
力を１５ビット目から８ビット目の出力とし、該第８の
８ビット２入力選択器の出力を７ビット目から０ビット
目の出力とすることを特徴とするバイト入替え演算器。 - 【請求項４】 １２８ビットの２数を入力し，１２８ビ
ットの数を出力とするバイト入替え演算器であって、 第１の入力の１２７ビット目から１２０ビット目及び該
第１の入力の６３ビット目から５６ビット目を入力とす
る第１の８ビット２入力選択器と、 第２の入力の１２７ビット目から１２０ビット目及び該
第２の入力の６３ビット目から５６ビット目を入力とす
る第２の８ビット２入力選択器と、 該第１の入力の１１９ビット目から１１２ビット目及び
該第１の入力の５５ビット目から４８ビット目を入力と
する第３の８ビット２入力選択器と、 該第２の入力の１１９ビット目から１１２ビット目及び
該第２の入力の５５ビット目から４８ビット目を入力と
する第４の８ビット２入力選択器と、 該第１の入力の１１１ビット目から１０４ビット目及び
該第１の入力の４７ビット目から４０ビット目を入力と
する第５の８ビット２入力選択器と、 該第２の入力の１１１ビット目から１０４ビット目及び
該第２の入力の４７ビット目から４０ビット目を入力と
する第６の８ビット２入力選択器と、 該第１の入力の１０３ビット目から９６ビット目及び該
第１の入力の３９ビット目から３２ビット目を入力とす
る第７の８ビット２入力選択器と、 該第２の入力の１０３ビット目から９６ビット目及び該
第２の入力の３９ビット目から３２ビット目を入力とす
る第８の８ビット２入力選択器と、 該第１の入力の９５ビット目から８８ビット目及び該第
１の入力の３１ビッ卜目から２４ビット目を入力とする
第９の８ビット２入力選択器と、 該第２の入力の９５ビット目から８８ビット目及び該第
２の入力の３１ビット目から２４ビット目を入力とする
第１０の８ビット２入力選択器と、 該第１の入力の８７ビット目から８０ビット目及び該第
１の入力の２３ビット目から１６ビット目を入力とする
第１１の８ビット２入力選択器と、 該第２の入力の８７ビット目から８０ビット目及び該第
２の入力の２３ビット目から１６ビット目を入力とする
第１２の８ビット２入力選択器と、 該第１の入力の７９ビット目から７２ビット目及び該第
１の入力の１５ビット目から８ビット目を入力とする第
１３の８ビット２入力選択器と、 該第２の入力の７９ビット目から７２ビット目及び該第
２の入力の１５ビッ卜目から８ビット目を入力とする第
１４の８ビット２入力選択器と、 該第１の入力の７１ビット目から６４ビット目及び該第
１の入力の７ビット目から０ビット目を入力とする第１
５の８ビット２入力選択器と、 該第２の入力の７１ビット目から６４ビット目及び該第
２の入力の７ビット目から０ビット目を入力とする第１
６の８ビット２入力選択器と、 該第２の８ビット２入力選択器の出力及び該第３の８ビ
ット２入力選択器の出力を入力とする第１７の８ビット
２入力選択器と、 該第３の８ビット２入力選択器の出力及び該第２の８ビ
ット２入力選択器の出力を入力とする第１８の８ビット
２入力選択器と、 該第６の８ビット２入力選択器の出力及び該第７の８ビ
ット２入力選択器の出力を入力とする第１９の８ビット
２入力選択器と、 該第７の８ビット２入力選択器の出力及び該第６の８ビ
ット２入力選択器の出力を入力とする第２０の８ビット
２入力選択器と、 該第１０の８ビット２入力選択器の出力及び該第１１の
８ビット２入力選択器の出力を入力とする第２１の８ビ
ット２入力選択器と、 該第１１の８ビット２入力選択器の出力及び該第１０の
８ビット２入力選択器の出力を入力とする第２２の８ビ
ット２入力選択器と、 該第１４の８ビット２入力選択器の出力及び該第１５の
８ビット２入力選択器の出力を入力とする第２３の８ビ
ット２入力選択器と、 該第１５の８ビット２入力選択器の出力及び該第１４の
８ビット２入力選択器の出力を入力とする第２４の８ビ
ット２入力選択器と、 該第１８の８ビット２入力選択器の出力及び該第５の８
ビット２入力選択器の出力を入力とする第２５の８ビッ
ト２入力選択器と、 該第４の８ビット２入力選択器の出力及び該第１９の８
ビット２入力選択器の出力を入力とする第２６の８ビッ
ト２入力選択器と、 該第５の８ビット２入力選択器の出力及び該第１８の８
ビット２入力選択器の出力を入力とする第２７の８ビッ
ト２入力選択器と、 該第１９の８ビット２入力選択器の出力及び該第４の８
ビット２入力選択器の出力を入力とする第２８の８ビッ
ト２力選択器と、 該第２２の８ビット２入力選択器の出力及び該第１３の
８ビット２入力選択器の出力を入力とする第２９の８ビ
ット２入力選択器と、 該第１２の８ビット２入力選択器の出力及び該第２３の
８ビット２入力選択器の出力を入力とする第３０の８ビ
ット２入力選択器と、 該第１３の８ビット２入力選択器の出力及び該第２２の
８ビット２入力選択器の出力を入力とする第３１の８ビ
ット２入力選択器と、 該第２３の８ビット２力選択器の出力及び該第１２の８
ビット２力選択器の出力を入力とする第３２の８ビット
２入力選択器と、 該第２７の８ビット２入力選択器の出力及び該第９の８
ビット２入力選択器の出力を入力とする第３３の８ビッ
ト２入力選択器と、 該第２８の８ビット２入力選択器の出力及び該第２１の
８ビット２入力選択器の出力を入力とする第３４の８ビ
ット２入力選択器と、 該第２０の８ビット２入力選択器の出力及び該第２９の
８ビット２入力選択器の出力を入力とする第３５の８ビ
ット２入力選択器と、 該第８の８ビット２入力選択器の出力及び該第３０の８
ビット２入力選択器の出力を入力とする第３６の８ビッ
ト２力選択器と、 該第９の８ビット２入力選択器の出力及び該第２７の８
ビット２入力選択器の出力を入力とする第３７の８ビッ
ト２入力選択器と、 該第２１の８ビット２入力選択器の出力及び該第２８の
８ビット２入力選択器の出力を入力とする第３８の８ビ
ット２入力選択器と、 該第２９の８ビット２入力選択器の出力及び該第２０の
８ビット２入力選択器の出力を入力とする第３９の８ビ
ット２入力選択器と、 該第３０の８ビット２入力選択器の出力及び該第８の８
ビット２入力選択器の出力を入力とする第４０の８ビッ
ト２入力選択器と、 該第１から第１６の８ビット２入力選択器の前者または
後者の入力を出力するよう切替えを行う第１の制御信号
と、 該第１７から第２４の８ビット２入力選択器の前者また
は後者の入力を出力するよう切替えを行う第２の制御信
号と、 該第２５から第３２の８ビット２入力選択器の前者また
は後者の入力を出力するよう切替えを行う第３の制御信
号と、 該第３３から第４０の８ビット２入力選択器の前者また
は後者の入力を出力するよう切替えを行う第４の制御信
号と、 該第１の８ビット２入力選択器の出力を１２７ビット目
から１２０ビット目の出力とし、該第１７の８ビット２
入力選択器の出力を１１９ビット目から１１２ビット目
の出力とし、該第２５の８ビット２入力選択器の出力を
１１１ビット目から１０４ビット目の出力とし、該第２
６の８ビット２入力選択器の出力を１０３ビット目から
９６ビット目の出力とし、該第３３の８ビット２入力選
択器の出力を９５ビット目から８８ビット目の出力と
し、該第３４の８ビット２入力選択器の出力を８７ビッ
ト目から８０ビット目の出力とし、該第３５の８ビット
２入力選択器の出力を７９ビット目から７２ビット目の
出力とし、該第３６の８ビット２入力選択器の出力を７
１ビット目から６４ビット目の出力と、該第３７の８ビ
ット２入力選択器の出力を６３ビット目から５６ビット
目の出力とし、該第３８の８ビット２入力選択器の出力
を５５ビット目から４８ビット目の出力とし、該第３９
の８ビット２入力選択器の出力を４７ビット目から４０
ビット目の出力とし、該第４０の８ビット２入力選択器
の出力を３９ビット目から３２ビット目の出力とし、該
第３１の８ビット２入力選択器の出力を３１ビット目か
ら２４ビット目の出力とし、該第３２の８ビット２入力
選択器の出力を２３ビット目から１６ビット目の出力と
し、該第２４の８ビット２入力選択器の出力を１５ビッ
ト目から８ビット目の出力とし、該第１６の８ビット２
入力選択器の出力を７ビット目から０ビット目の出力と
することを特徴とするバイト入替え演算器。 - 【請求項５】 １２８ビットの２数を入力し、１２８ビ
ットの数を出力とするバイト入替え演算器であって、 第１の入力の１２７ビット目から１１２ビット目及び該
第１の入力の６３ビット目から４８ビット目を入力とす
る第１の１６ビット２入力選択器と、 第２の入力の１２７ビット目から１１２ビット目及び該
第２の入力の６３ビット目から４８ビット目を入力とす
る第２の１６ビット２入力選択器と、 該第１の入力の１１１ビット目から９６ビット目及び該
第１の入力の４７ビット目から３２ビット目を入力とす
る第３の１６ビット２入力選択器と、 該第２の入力の１１１ビット目から９６ビット目及び該
第２の入力の４７ビット目から３２ビット目を入力とす
る第４の１６ビット２入力選択器と、 該第１の入力の９５ビット目から８０ビット目及び該第
１の入力の３１ビッ卜目から１６ビット目を入力とする
第５の１６ビット２入力選択器と、 該第２の入力の９５ビット目から８０ビット目及び該第
２の入力の３１ビット目から１６ビット目を入力とする
第６の１６ビット２入力選択器と、 該第１の入力の７９ビット目から６４ビット目及び該第
１の入力の１５ビット目から０ビット目を入力とする第
７の１６ビット２入力選択器と、 該第２の入力の７９ビット目から６４ビット目及び該第
２の入力の１５ビッ卜目から０ビット目を入力とする第
８の１６ビット２入力選択器と、 該第２の１６ビット２入力選択器の出力及び該第３の１
６ビット２入力選択器の出力を入力とする第９の１６ビ
ット２入力選択器と、 該第３の１６ビット２入力選択器の出力及び該第２の１
６ビット２入力選択器の出力を入力とする第１０の１６
ビット２入力選択器と、 該第６の１６ビット２入力選択器の出力及び該第７の１
６ビット２入力選択器の出力を入力とする第１１の１６
ビット２入力選択器と、 該第７の１６ビット２入力選択器の出力及び該第６の１
６ビット２入力選択器の出力を人力とする第１２の１６
ビット２入力選択器と、 該第１０の１６ビット２入力選択器の出力及び該第５の
１６ビット２入力選択器の出力を入力とする第１３の１
６ビット２入力選択器と、 該第４の１６ビット２入力選択器の出力及び該第１１の
１６ビット２入力選択器の出力を入力とする第１４の１
６ビット２入力選択器と、 該第５の１６ビット２入力選択器の出力及び該第１０の
１６ビット２入力選択器の出力を入力とする第１５の１
６ビット２入力選択器と、 該第１１の１６ビット２入力選択器の出力及び該第４の
１６ビット２入力選択器の出力を入力とする第１６の１
６ビット２入力選択器と、 該第１から第８の１６ビット２入力選択器の前者または
後者の入力を出力するよう切替えを行う第１の制御信号
と、 該第９から第１２の１６ビット２入力選択器の前者また
は後者の入力を出力するよう切替えを行う第２の制御信
号と、 該第１３から第１６の１６ビット２入力選択器の前者ま
たは後者の入力を出力するよう切替えを行う第３の制御
信号と、 該第１の１６ビット２入力選択器の出力を６３ビット目
から５６ビット目の出力とし、該第９の１６ビット２入
力選択器の出力を５５ビット目から４８ビット目の出力
とし、該第１３の１６ビット２入力選択器の出力を４７
ビット目から４０ビット目の出力とし、該第１４の１６
ビット２入力選択器の出力を３９ビット目から３２ビッ
ト目の出力とし、該第１５の１６ビット２入力選択器の
出力を３１ビット目から２４ビット目の出力とし、該第
１６の１６ビット２入力選択器の出力を２３ビット目か
ら１６ビット目の出力とし、該第１２の１６ビット２入
力選択器の出力を１５ビット目かう８ビット目の出力と
し、該第８の１６ビット２入力選択器の出力を７ビット
目から０ビット目の出力とすることを特徴とするバイト
入替え演算器。
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| DE19849774B4 (de) | 2004-01-08 |
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| KR100329373B1 (ko) | 2002-09-26 |
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