CN1748200A

CN1748200A - 逐位进位加法器

Info

Publication number: CN1748200A
Application number: CN200480003578.7A
Authority: CN
Inventors: 马克·贝纳尔; 若埃尔·哈彻; 温弗里德·坎普; 西格马尔·克佩
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-02-12
Filing date: 2004-01-29
Publication date: 2006-03-15
Anticipated expiration: 2024-01-29
Also published as: DE10305849B3; US20060294178A1; WO2004073171A3; WO2004073171A2; CN100541417C; EP1593035A2; JP2006517700A; JP4157141B2

Abstract

本发明涉及一种逐位进位加法器(10)，包括三个第一输入(i0，i1，i2)，用于提供求和的有相同有效位2ⁿ的三个输入比特(i0<n>，i1<n>，i2<n>)；两个第二输入(ci1，ci2)，用于提供同样要求和的有相同有效位2ⁿ的两个转移/进位比特(ci1<n>，ci2<n>)；输出(s)，用于输出计算的有相同有效位2ⁿ的总和比特(s_n)；两个输出(co1，co2)，用于输出两个计算的高于总和比特(s_n)有效位2ⁿ的有相同有效位2ⁿ⁺¹的转移/进位比特(co1<n+1>，co2<n+1>)。

Description

逐位进位加法器

技术领域

本发明涉及逐位进位加法器，更特别的是涉及“3和2到3逐位进位加法器”。

背景技术

众所周知，逐位进位加法器是有顺序进位逻辑的加法器。在与进位存储加法器相似的方式中，它们有多个相同有效位的输入，在运算期间，将作用在这些输入上的比特相加。在不同有效位的输出端输出比特之和，例如，以二进制-编码的数字的表示法(二进制编码的数字BCD)。

为了相加多个相同有效位的比特，例如在乘法器中，通常实践建立进位存储加法器，例如，根据Wallace树加法器算法，最后使用矢量合并加法器将合成的和及以冗余数字符浩表示的进位数据转换为明确的数字符号。这个最后阶段常常是以逐位进位加法器的形式，相同有效位的两个比特分别相加。在此方法的情况中，为了相加，那么通常对进位存储加法器树减少到两个比特是必须的。

因此，至今应用仅由逐位进位加法器构成，它相加两个输入比特和一个进位，产生一个有效位2ⁿ的总和比特和一个有效位2ⁿ⁺¹的进位。这导致多阶段方法的要求，因此，首先使用根据输入比特数的进位存储加法器树，最后使用2-比特逐位进位加法器。

欧洲专利说明书DE 692 06 604的译文公开了一种快速加法器链(逐位进位加法器)，这是为了相加由n比特组成的多个N数字位字(其中N是大于2的自然数)提供的，并包括有接收开始的两个数字位字的启始块，和形成所有字之和的末端块的多个级联的加法器块。此专利说明书也公开有两个输入字(每一个包括2比特)的完整的加法器和来自前述的总和的一个进位的组合，例如来自前述级的进位。那么在欧洲专利说明书的此译文中公开“4和1到3”逐位进位加法器。

在DE 101 17 041和DE 101 39 099中公开相加多个输入比特(直到5个输入比特)的逐位进位加法器的解决方案，并在图10中显示。如果考虑逐位进位加法器B1，B2或B3，它有接收要相加的相同有效位的5个输入比特的5个第一输入i0，i1，i2，i3，i4，例如2ⁿ，和接收两个进位或有效位2ⁿ的进位比特的第二输入ci0，ci1。此外，提供有效位2ⁿ的总和比特的输出s，和有效位2ⁿ⁺¹和2ⁿ⁺²的两个进位或进位比特的两个输出c1，c2，在输入c1的一个进位比特直接传递到正好邻近的逐位进位加法器的输入ci0，有效位2ⁿ⁺²的进位比特的输出c2只传递到下一个逐位进位加法器的输入ci1，除非只有一个。然而，关于处理速度，和由于产生大数量的晶体管，使用互补CMOS门实现要求的衬底面积，此已知的结构是不利的。

发明内容

因此，本发明的目的是提供一种具有较少的设计布局的逐位进位加法器，就是说，减小面积，并可能降低在运行中的功率损耗。

根据本发明，依靠在权利要求1中规定的逐位进位加法器达到此目标。

本发明根据的概念本质上是在逐位进位加法器中产生相同有效位的两个进位或进位比特，进位或进位比特直接传递到多级逐位进位加法器的下一级，并在那里评估。

在本发明中，解决了最初提到的问题，特别是，提供的逐位进位加法器包括：三个第一输入，用于提供要相加的相同有效位2ⁿ的三个输入比特；两个第二输入，用于提供同样要相加的相同有效位2ⁿ的二个进位比特；一个输出，用于输出计算的有效位2ⁿ的总和比特，二个输出，用于输出高于总和比特的有效位2ⁿ的二个计算的相同有效位2ⁿ⁺¹的进位比特。

因此，根据本发明的逐位进位加法器，甚至在减少三个比特后准许使用最后的逐位进位级VMA(矢量合并加法器)。这既使得节省一个对处理速度和减少整个电路的面积有有利影响的进位存储级，或对使用有效的实现累加器的每一个逐位进位加法器的第三个输入比特成为可能，例如在MAC结构中。

如在下面范例的实施例中更详细解释的，与互补的或差分的CMOS解决方案比较，在逐位进位加法器中动态实现进位路径和它们的逻辑实现附加的使得优化面积和速度成为可能。在逐位进位加法器的每一级中评估的同时产生的相同有效位的两个进位或进位比特，意味着电路的复杂性和内部引线的复杂性比在例如是由3-比特进位存储加法器和2-比特逐位进位加法器组成的多级互补的CMOS解决方案的情况中的更低。这同样适用于有三个输入的动态的逐位进位加法器。

由于相比于上面解释的已知的可作为选择的在进位路径中大大减少晶体管的数量，根据本发明的逐位进位加法器，在面积和功耗方面提供已优化的加法器，特别是能用作乘法器和算法逻辑单元中最后的加法器。

在从属权利要求中可发现本发明的各自主题的有利的发展和对它的修改。

根据一个优选的实施例，逐位进位加法器有至少一个预充电输入端，用于驱动集成的预充电逻辑级。

根据另一个优选的实施例，逐位进位加法器有进位级和求和级。

根据另一个优选的实施例，进位级有两个进位加法块，它能计算彼此独立的并以临时并行的方式的进位输出信号。

根据另一个优选的实施例，在栅极端，至少一个进位加法块有n-沟道FET，它连接到节点和节点之间的进位输入ci2，由两个n-沟道FET组成的串联电路位于节点和参考地电位之间，在栅极端，n-沟道FET之一连接到i1，另一n-沟道FET连接到i2，由两个n-沟道FET组成的并联电路在节点和其它的节点之间并联串联电路，在栅极端，n-沟道FET之一连接到i1，在栅极端，第二个n-沟道FET连接到i2，两个漏极组合成另外的节点，该节点通过n-沟道FET连接到参考地电位，在栅极端，i0可以加到n-沟道FET。

根据另一个优选的实施例，在栅极端，至少一个进位加法块有n-沟道FET，它连接到节点和参考地电位之间的进位输入ci2，在栅极端，通过连接到预充电输入端的p-沟道FET，施加电源电压到节点是优选可能的。

根据另一个优选的实施例，求和级有五部分构成的XOR功能。

根据另一个优选的实施例，比特加法设备包括由多个逐位进位加法器的并行电路组成，对每一个逐位进位加法器提供相同有效位2ⁿ的3个输入比特。

根据另一个优选的实施例，提供逐位进位加法器作为乘法器、加法器树、累加器、滤波器结构或算法逻辑单元中的最后加法器。

附图说明

在图例中显示本发明的范例实施例，并在下面的描述中更详细的解释。

图1为了解释本发明的实施例，显示“3和2到3逐位进位加法器”的原理性说明；

图2显示“3和2到3逐位进位加法器”的真值表；

图3为了解释本发明的实施例，显示“3和2到3逐位进位加法器”的内部设计的原理性说明；

图4为了解释本发明的实施例，显示每一个有五个比特的三个输入字的逐位进位加法器的连接的原理性说明；

图5为了解释本发明的实施例，显示逐位进位加法器的进位级的原理性说明；

图6为了解释本发明的实施例，显示了图5中的进位级块的原理性电路图；

图7为了解释本发明的实施例，显示了图5中的进位级的第二块的原理性电路图；

图8为了解释本发明的实施例，显示逐位进位加法器的求和块的原理性说明；

图9为了解释本发明的实施例，显示求和块的五部分组成的XOR级的原理性电路图；

图10为了解释已知的逐位进位加法器，显示原理性框图。

具体实施方式

在图中，同样的参考符号指定相同的或功能相同的部件。

图1显示有三个比特输入i0，i1和i2，两个相同进位输入ci1，ci2，两个相同进位输出co1，co2和总和输出s的“3和2到3逐位进位加法器”10的原理性说明。

图2显示了图1中的逐位进位加法器中的一个比特的真值或功能表。根据对两个相同进位输出信号co1和co2选择的代码，在运算中不发生其中ci2＝1和ci1＝0(在图2中阴影线的)的输入组合，因为如果ci1已被设置，只能设置ci2，从那里推论出双精度型进位。出现“不在意因素”(do not care elements)的事实用于最小化电路。在输入i0，i1，i2，ci1，ci2的五个输入比特的简单总和在位置s产生表，例如，如果输入比特的总和≥2，在输出co1产生进位，一旦五个输入比特的和≥4，1就加到输出co2，但co1已被设置为1，因为总和也≥2。

图3显示有三个输入比特i0，i1和i2，两个相同进位输入ci1，ci2，两个相同进位输出co1，co2和总和输出s的逐位进位加法器10的基本设计的框图。加法器10由两个块11和12、进位级11和求和级或电路12组成。如果提供动态的实现，可选择地施加信号prech_1和prechq_1以控制集成的预充电逻辑级。三个输入比特i0，i1和i2和两个进入比特ci1和ci2分别加到两个块11和12，如电源电压Vdd和参考地电位Vss。使用进位块11操作进位输出co1和co2。在动态实现的情况中，预充电信号prech_1和prechq_1作用到进位块11的两个互补的输入。与此相反，求和块12有总和输出s，在动态实现的情况中，仅预充电信号prech_1加到求和块的反向输入。

图4原理性的显示每一个有5比特<4:0>的三个输入字i0，i1和i2的逐位进位加法器，如在图2中显示的5逐位进位加法器互相连接，各比特位置<n>(n＝0到4)的一个逐位进位加法器10的连接。在此情况中，第n级加到有效位2ⁿ的二个进位输入信号ci1<n>和ci2<n>的三个输入比特i0<n>，i1<n>和i2<n>上，它们同样有有效位2ⁿ，并产生相同有效位2ⁿ的总和信号s_n，和对应于第n+1级的进位输入信号ci1<n+1>，ci2<n+1>的下一更高有效位2ⁿ⁺¹的二个进位输出信号co1<n+1>，co2<n+1>，在显示在图4中呈现的例子中，n是包括它的0和4之间的整数。

图5原理性显示如在图3和/或图4中显示的逐位进位加法器的进位级11。进位级11有二个块13和14，每一个块计算互相独立的进位输出信号co2和co1，因此，使以临时并联的方式。计算进位输出信号co2的块13和计算进位输出信号co1的块14两者都连接到电源电压Vdd和参考地电位Vss的输入i0、i1、i2、ci1和ci2。在动态实现的情况中，二个块13和14更适宜的连接预充电信号prech和prechq，它们以互为反向的方式供电。

图6显示块13(在图5中显示的)的动态实现的原理性电路图，根据在三个比特输入i0，i1，i2、两个进位输入ci1和ci2和预充电信号prech和prechq的信号，产生进位输出信号co2。在栅极端，由预充电信号prechq驱动的p-沟道场效应晶体管P连接在电源电压Vdd和节点17之间。在栅极端，连接到进位输入ci1的n-沟道FETN连接在节点17和节点18之间。在栅极端，节点18可选择地用预充电信号prech通过驱动的n-FET N连接到电源电压Vdd。由三个n-沟道FETN组成的串联电路位于节点18和参考地电位Vss之间，在栅极端，n-沟道FET中的一个连接到i0，下一个连接到i1，第三个连接到i2。

在栅极端，连接到进位输入ci2的n-沟道FET连接在节点17和节点19之间。由两个n-沟道FET N组成的串联电路位于节点19和参考地电位Vss之间，在栅极端，n-沟道FET中的一个连接到i1，另一个连接到i2。在栅极端，由两个n-沟道FET N组成的并联电路与节点19和节点20之间的串联电路并联，n-沟道FET中的一个连接到i1，第二个连接到i2，二个漏极在节点20组合，节点20通过n-沟道FET N连接到参考地电位Vss，i0可以加到栅及端上的节点20。节点19通过预充电信号prech可选择地连接到电源电压Vdd，预充电信号可以加到n-沟道FET的栅极。此外，由p-沟道FET P和n-沟道FET N组成的串联电路位于电源电压Vdd和参考地电位Vss之间的另外的并联支路。在栅极端，p-沟道FET P连接到节点17，并可能将预充电信号prech加到栅及端上的n-沟道FET N。进位输出信号co2在p-沟道场效应管P和n-沟道FET N之间分接。

图7描述显示在图5中动态实现块14的原理性电路图。预充电信号prechq加到p-沟道FET P的栅极，此p-沟道FET P连接在电源电压Vdd和电路节点21之间。在节点21和参考地电位Vss之间提供由两个n-沟道FETN组成的串联电路，在栅极端，进位输入ci1作用在n-沟道FETN中的一个，在栅极端，ci2作用在第二n-沟道FET N。由两个n-沟道FET N组成的并联电路与节点21和节点22之间的串联电路并联，在栅极端，n-沟道FET中的一个连接到i2，另一个连接到进位输入ci1，同时，节点22通过由两个n-沟道FET N组成的并联电路，以依赖于作用在门极的i0或i1的方式，连接参考地电位Vss是可能的。

此外，显示在图7中的电路通过n-沟道FET N，以依赖于预充电信号prech的方式，能选择性的连接电路节点22到电源电压Vdd。倘若在电路节点21和参考地电位Vss之间的另一并联支路是由两个n-沟道FET N组成的串联电路时，在栅极端，i1作用到n-沟道FET中的一个，i0作用到另一个n-沟道FET。此外，在栅极端施加ci2的n-沟道FETN与电路节点21和参考地电位Vss之间的串联电路并联。作为并联支路，由p-沟道FETP和n-沟道FET N组成的串联电路位于电源电压Vdd和参考地电位Vss之间，在栅极端，p-沟道FET P连接到节点21，在栅极端，预充电信号prech加到n-沟道FET N。在此p-沟道场效应管P和n-沟道FET N之间分接进位输出信号co1。

图8显示显示在图3和/或图4中的求和块12的原理性说明。图8(左边部分)显示输入级的一个可能的实施例。由p-沟道场效应管P和n-沟道场效应管N组成的串联电路位于电源电压Vdd和参考地电位Vss之间，在栅极端，将预充电信号prechq加到p-沟道场效应管P，在栅极端，将在进位输入ci1上的信号加到n-沟道场效应管N。信号i1q分接的电路节点23位于p-沟道FET P和n-沟道FET N之间。使用反向器I转换在节点23的信号i1q为信号i1，反向器I连接电源电压Vdd和参考地电位Vss。对每一个输入信号ci1，ci2，x1(这对应i0)，x2(这对应i1)和x3(这对应i2)(见图4)提供同样的输入级。对求和块12，从进位输入ci2产生信号i2q和i2，从输入信号x1产生信号i3和i3q，从输入信号x2产生信号i4和i4q，从输入信号x3产生信号i5和i5q。

图8(右边部分)显示求和块的原理性说明，在此情况中用同样地方式实现，因为显示在图8(左边部分)中的i3成为x1，i3q成为x1q，i4成为x2，i4q成为x2q，i5成为x3，i5q成为x3q，i2成为x4，i2q成为x4q，i1成为x5和i1q成为x5q。此外，显示在图8(右边部分)中的求和设备有具有信号prechq的预充电接入，启动输入EN(信号prechq也作用到启动输入EN)，求和输出s，和参考地电位Vss和电源电压Vdd的连接端。使用显示在图8(左边部分)的输入级同步求和级与整个电路的动态电路部分。

图9显示功能为在图8中显示的求和块的范例的五部分组成的XOR的原理性电路图。在图8中，被转换为i1和i1q、然后转换为x5和x5q的两个时间-临界的进位信号ci1和被转换为i2和i2q、然后转换为x4和x4q的进位输入信号ci2优选地路由到邻近XOR电路的输出Z和ZQ的n-沟道场效应管N。依靠上行比特流连接24，以依赖于预充电信号prechq的方式，显示在图9中的五部分组成的XOR级15可以连接到电源电压Vdd，此外，通过在n-沟道场效应管N的栅极上的启动信号EN能连接到参考地电位Vss。通过显示在图8(右边部分)启动输入施加此启动信号EN。

虽然上面已参考优选的范例实施例描述了本发明，它不受限制而可作种种的修改。

因此，也可对可互换的两个进位信号使用进位路径的电路原理，此电路原理是基于计算和转发相同有效位的两个进位。此外，用于产生两个进位信号的块不是必须互相独立的。在使用互补的CMOS栅及的实施例的情况中，使得联合使用子块是可能的。然而，对高性能的应用分离是有利的。

此外，对逻辑功能的基本实现不要求位于进位栅极的评估部分的n-沟道晶体管N(见图6和图7)和预充电信号prech加到此n-沟道晶体管N的栅极。它们仅减少了依赖于技术和布局出现的负荷共享的问题。因此，它们仅是可选的，也可以是有反向驱动的p-沟道FET，并构成有利的优化。最后，在原理上，任何静态的或动态的五部分组成的XOR栅极可用作求和级。

Claims

1.一种逐位进位加法器(10)，包括：

三个第一输入(i0，i1，i2)，用于供给求和的相同有效位2ⁿ的三个输入比特(i0<n>，i1<n>，i2<n>)；

两个第二输入(ci1，ci2)，用于供给同样求和的相同有效位2ⁿ的两个进位比特(ci1<n>，ci2<n>)；

一个输出(s)，用于输出计算的相同有效位2ⁿ的总和比特；

两个输出(co1，co2)，用于输出两个计算的高于总和比特(s_n)的有效位2ⁿ的相同有效位2ⁿ⁺¹的进位比特(co1<n+1>，co2<n+1>)。

2.根据权利要求1所述的逐位进位加法器(10)，其特征在于：

逐位进位加法器(10)具有至少一个预充电输入(prech，prechq)，用于驱动集成的预充电逻辑级。

3.根据权利要求1或2所述的逐位进位加法器(10)，其特征在于：逐位进位加法器(10)有进位级(11)和求和级(12)。

4.根据权利要求3所述的逐位进位加法器(10)，其特征在于：

进位级(11)有两个进位加法块(13，14)，使用两个进位加法块以瞬时并行的方式计算互相独立的进位输出信号(co1<n+1>，co2<n+1>)。

5.根据权利要求4所述的逐位进位加法器(10)，其特征在于：

至少一个进位加法块(13)有n-沟道FET N，在栅极端，n-沟道FETN连接到节点(17)和(19)之间的进位输入(ci2)，由两个n-沟道FET(N)组成的串联电路位于节点(19)和参考地电位(Vss)之间，在栅极端，n-沟道FET中的一个连接到(i1)，另一个连接到(i2)，由两个n-沟道FET(N)组成的并联电路与节点(19)和节点(20)之间的串联电路相并联，在栅极端，n-沟道FET(N)中的一个连接到(i1)，第二个连接到(i2)，两个漏极在节点(20)组合，节点(20)通过n-沟道FET(N)连接到参考地电位(Vss)，i0可以加到n-沟道FET的栅极。

6.根据权利要求4或5所述的逐位进位加法器(10)，其特征在于：

至少一个进位加法块(14)有n-沟道FET(N)，在栅极端，n-沟道FET(N)连接到节点(21)和参考地电位(Vss)之间的进位输入(ci2)，通过在栅极端上连接到预充电输入(prechq)的p-沟道FET(P)，优选地将电源电压(Vdd)到节点(21)。

7.根据权利要求3所述的逐位进位加法器(10)，其特征在于：

求和级(12)有五部分组成的XOR功能(15)。

8.根据前面的权利要求之一所述的逐位进位加法器(10)，其特征在于：

比特加法设备(16)包括由多个逐位进位加法器(10)组成的并联电路，对每一个逐位进位加法器(10)提供相同有效位2ⁿ的3个输入字(io<n>，i1<n>，i2<n>)。

9.根据前面的权利要求之一所述的逐位进位加法器(10)，其特征在于：

提供逐位进位加法器(10)作为在乘法器、加法器树、累加器、滤波器结构或算法逻辑单元中的最后的加法器。