CN107810473B - 混合基数超前进位加法器架构 - Google Patents

Abstract

本文所描述的实施例涉及混合基数超前进位加法器以及由其执行的方法。混合基数超前进位加法器包括多个超前进位级，其中每个级可以具有不同的基数。每个级在输入比特上操作，为每个比特创建并实现传播信号和生成信号。超前进位级还计算输入的XOR，输入的XOR被转发到最终超前进位级。初始和随后的超前进位级的元件被布置为使得传播输出和生成输出信号中的每一个通过最小数目的无源传输线传递。混合基数超前进位加法器的最终级包括：XOR逻辑门，被配置为从中间超前进位级接收生成输出并将从中间超前进位级接收的生成输出与从最初超前进位级转发的所计算的XOR信号进行XOR，以产生输入比特的和。

Description

混合基数超前进位加法器架构

背景技术

逻辑门可以被用于执行不同形式的计算。例如，与(AND)门可以向指定的输入集合提供已知输出。或(OR)、异或(XOR)和其他类型的逻辑门也是如此。这些门然后可以被组合以执行特定的功能。在某些情况下，逻辑门可以被组合来形成加法器。加法器可能能够接收某些输入并将输入加在一起来创建和。如同手动做加法一样，可能需要将一些数字或比特进位来获得适当的和。对于非常大的数字，可能需要将多个比特进位。

发明内容

本文所描述的实施例涉及混合基数超前进位加法器以及由其执行的方法。超前进位加法器被称为“混合基数”，是因为其内部元件包括至少两个不同的基数的超前进位级。在一个实施例中，提供了混合基数超前进位加法器，其包括：具有元件的初始超前进位级，被配置为接收输入比特以及为每个比特创建初始传播信号和生成信号并且进一步计算被转发到最终超前进位级的输入的XOR。混合基数超前进位加法器进一步包括指定基数的、具有元件的第一中间超前进位级，第一中间超前进位级被配置为从初始超前进位级接收传播信号和生成信号，并基于此来计算其自身的传播输出信号和生成输出信号。

另外，混合基数超前进位加法器包括与第一中间超前进位级的基数不同的指定基数，具有元件的第二中间超前进位级。第二中间超前进位级被配置为从第一中间超前进位级接收传播输出信号和生成输出信号，并基于此计算其自身的生成输出信号。初始超前进位级的元件、第一中间超前进位级的元件以及第二中间超前进位级的元件被布置为使得传播输出和生成输出信号中的每一个经过最小数目的无源传输线传递。元件的该布置减少了加法器内的延迟。混合基数超前进位加法器还包括包括XOR逻辑门的最终超前进位级，被配置为接收来自第二中间超前进位级的生成输出并将从第二中间超前进位级接收的生成输出与从初始超前进位级转发的所计算的XOR信号进行XOR，以产生输入比特的和。

在另一实施例中，提供了包括以下步骤的方法：在具有各种元件的初始超前进位级处接收多个输入比特。方法接下来包括：在初始超前进位级处针对每个比特创建初始传播信号和生成信号，并且进一步计算被转发到最终超前进位级的输入的XOR；在指定基数的、具有元件的第一中间超前进位级处接收来自初始超前进位级的传播信号和生成信号；以及在第一中间超前进位级处，基于从初始超前进位级接收的传播信号和生成信号，计算传播输出和生成输出。

方法进一步包括：在与第一中间超前进位级的基数不同的指定基数的、具有一个或多个元件的第二中间超前进位级处，接收来自第二中间超前进位级的传播信号和生成信号；以及在第二中间超前进位级处，基于从第一中间超前进位级接收的传播输出和生成输出信号，计算生成输出信号。初始超前进位级的元件、第一中间超前进位级的元件以及第二中间超前进位级的元件被布置为使得传播输出和生成输出信号中的每一个通过最小数目的无源传输线传递。此外，方法包括：在包括XOR逻辑门的最终超前进位级处，从第二中间超前进位级接收生成输出；以及在最终超前进位级处，对从第二中间超前进位级接收的生成输出与从初始超前进位级转发的所计算的XOR信号进行XOR，以产生输入比特的和。

提供本发明内容是为了以简化的形式介绍将在以下详细描述中进一步描述的一些概念。本发明内容并不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于帮助确定所要求保护的主题的范围。

将在下面的描述中阐述附加的特征和优点，并且对于本领域的普通技术人员来说，根据描述，附加的特征和优点中的部分将是显而易见的，或者可以通过本文的教导的实践来习得。本文描述的实施例的特征和优点可以通过在所附权利要求中特别指出的仪器和组合来实现并获得。从下面的描述和所附权利要求，本文描述的实施例的特征将变得更加明显。

附图说明

为了进一步阐明本文所描述的实施例的以上特征和其他特征，将参考附图来呈现更具体的描述。可以理解，这些附图仅描绘了本文所描述的实施例的示例，并且因此不被认为是对其范围的限制。将通过使用附图，将利用附加的特征和细节来描述并解释实施例，在附图中：

图1示出了混合基数超前进位加法器的一个示例实施例。

图2示出了混合基数超前进位加法器的一个示例初始级元件。

图3示出了混合基数超前进位加法器的一个示例基数-3中间级元件。

图4示出了混合基数超前进位加法器的一个示例基数-2中间级元件。

图5示出了混合基数超前进位加法器的一个示例最终级元件。

图6示出了混合基数超前进位加法器的一个示意布线图。

图7示出了混合基数超前进位加法器的一个备选示意布线图。

图8示出了由混合基数超前进位加法器执行的、用于确定两个或更多个输入比特的和的示例方法的流程图。

具体实施方式

为了减少在做加法时执行进位操作所花费的计算时间，已引入了包括超前进位方法的各种方法。当前存在许多超前进位加法器的变体，例如，Kogge-Stone超前进位加法器。然而，根据使用哪个基数以及必要的级数的数目，这些加法器通常会经历高延迟。本文描述的实施例涉及混合基数超前进位加法器以及由其执行的方法。在一个实施例中，提供了混合基数超前进位加法器，混合基数超前进位加法器包括初始超前进位级，初始超前进位级具有被配置为接收输入比特并针对每个比特创建初始传播信号和生成信号并进一步计算被转发到最终超前进位级的输入的XOR的元件。混合基数超前进位加法器进一步包括指定基数的、具有元件第一中间超前进位级，第一中间超前进位级被配置为从初始超前进位级接收传播信号和生成信号，并基于此计算其自身的传播输出和生成输出信号。

此外，混合基数超前进位加法器包括与第一中间超前进位级的基数不同的指定基数的、具有元件的第二中间超前进位级。第二中间超前进位级被配置为从第一中间超前进位级接收传播输出和生成输出信号，并基于此计算其自身的生成输出信号。初始超前进位级的元件、第一中间超前进位级的元件、以及第二中间超前进位级的元件被布置为使得传播输出和生成输出信号中的每一个经过最小数目的无源传输线传递。元件的该布置减少了加法器内的延迟。混合基数超前进位加法器还包括包括XOR逻辑门的最终超前进位级，被配置为从第二中间超前进位级接收生成输出，并将从第二中间超前进位级接收的生成输出与从初始超前进位级转发的所计算的XOR信号进行XOR，以产生输入比特的和。

在另一实施例中，提供了包括以下步骤的方法：在具有各种元件的初始超前进位级处接收多个输入比特。方法接下来包括：在初始超前进位级处针对每个比特创建初始传播信号和生成信号，并进一步计算被转发到最终超前进位级的输入的XOR；在指定基数的、具有元件第一中间超前进位级处，从初始超前进位级接收传播信号和生成信号；以及在第一中间超前进位级处，基于从初始超前进位级接收的传播信号和生成信号，计算传播输出和生成输出。

方法进一步包括：在与第一中间超前进位级的基数不同的指定基数的、具有一个或多个元件的第二中间超前进位级处，接收来自第二中间超前进位级的传播信号和生成信号；以及在第二中间超前进位级处，基于从第一中间超前进位级接收的传播信号和生成信号，计算生成输出信号。初始超前进位级的元件、第一中间超前进位级的元件以及第二中间超前进位级的元件被布置为使得传播输出和生成输出信号中的每一个经过最小数目的无源传输线传递。此外，方法包括：在包括XOR逻辑门的最终超前进位级处，从第二中间超前进位级接收生成输出；以及在最终超前进位级处，对从第二中间超前进位级接收的生成输出与从初始超前进位级转发的所计算的XOR信号进行XOR，以产生输入比特的和。

本文所描述的实施例可以以各种类型的处理硬件和/或各种类型的计算系统来实现。处理硬件可以包括可编程逻辑器件(PLD)、中央处理单元(CPU)、图形处理单元(GPU)或其他硬件或固件电子组件。其中可以实现实施例的计算系统可以包括例如诸如智能电话或功能电话的手持设备、电器、膝上型计算机、可穿戴设备、台式计算机、大型机、分布式计算系统或甚至还未被常规考虑作为计算系统的设备。在本说明书和权利要求书中，术语“计算系统”被广义地定义为包括任何设备或系统(或其组合)，任何设备或系统(或其组合)包括至少一个物理和有形硬件处理器、以及能够在其上具有可由处理器执行的计算机可执行指令的物理和有形硬件或固件存储器。计算系统可以被分布在网络环境中，并且可以包括多个组成计算系统。

另外，本文所描述的系统架构可以包括多个独立组件，每个独立组件都作为整体对系统的功能作出贡献。这种模块化可以在解决平台可扩展性问题时提高灵活性，并为此提供各种优势。通过使用功能范围有限的小规模部件，可以更容易地管理系统的复杂性和增长。通过使用这些松散耦合的模块，可以增强平台的容错能力。单独的组件可以随着业务需求逐步增长。模块化开发也意味着新功能的上市时间缩短。可以在不影响核心系统的情况下，增加或减少新功能。

图1示出了混合基数超前进位加法器101的一个实施例。混合基数超前进位加法器101被称为“混合基数”，是因为它包括具有不同基数的至少两个元件或组件(例如，基数-2元件和基数-3元件)。混合基数超前进位加法器101可以是Kogge-Stone加法器或其他类型的加法器。混合基数超前进位加法器101(或本文中的“加法器101”)包括初始级103A和最终级103D，具有两个或更多个中间级。

在图1所示的实施例中，混合基数超前进位加法器101包括初始超前进位级103A、第一中间超前进位级103B、第二中间超前进位级103C、以及最终超前进位级103D。如第二中间级和最终级之间的椭圆所示，可以在不同的实施例中实现更多的中间超前进位级。因此，尽管在图1中示出了两个中间级，但将会认识到，可以使用许多不同的中间超前进位级。

混合基数超前进位加法器101的初始级可以被配置为接收输入比特102。输入比特102将由加法器101进行求和。作为该求和处理的一部分，初始超前进位级103A实现其逻辑元件104A，以生成传播信号106A和生成信号107A。传播信号106A和生成信号107A然后被传送到第二中间超前进位级103B。这在图2中被一般地示出。

图2示出了可以在图1的混合基数超前进位加法器101中使用的初始级的一个实施例。如上所述，加法器101可以是组合了不同基数(例如，基数-2和基数-3的设计)的特征的Kogge-Stone超前进位加法器。Kogge-Stone是一种加法器架构，其使用“生成-传播”逻辑的多个级来计算向最终级(例如，103D)的进位输入值，然后在单个步骤中计算结果。加法器的初始级由可以由如图2所示布置的逻辑块组成。初始级针对每个输入比特204创建初始传播信号201和生成信号202，以及被转发到最终级(103D)的输入的XOR 203。在一些实施例中，可以在初始级实现互易量子逻辑(RQL)ANDOR门。ANDOR门可以允许图2的电路将两个功能组合为一个门，从而减小逻辑元件的物理尺寸，并且还减少通过加法器行进的电信号的延迟。

因此，图1的初始超前进位级103A可以包括分别产生传播信号106A和生成信号107A的逻辑元件104A。在一些情况下，初始级的元件104A可以具有给定基数105A(包括基数-2、基数-3等)。在其他情况下，初始级的元件不具有其自身的基数，而是无论是什么基数，均被配置为连接到下一级的元件(即，第一中间超前进位级103B)。传播信号和生成信号可以经由传输线(可能包括无源传输线108A)被发送到第一中间超前进位级103B。实际上，如稍后将进一步解释的，初始超前进位级103A的逻辑元件104A可以被布置为使得传播信号106A和生成输出信号107A中的每一个经过最少数目的无源传输线(例如，108A)传递。在一些情况下，无源传输线的最小数目是1，而在其他情况下，传播信号或生成信号可以通过多于一个无源传输线传递。以这种方式布置逻辑元件减少了加法器101内的延迟。

图1的混合基数超前进位加法器101还包括第一中间超前进位级103B，其中其自身的逻辑元件104B具有特定基数105B。在一个示例实施例中，如图3所示，第一中间级103B可以是基数-3元件。图3的基数-3逻辑元件接收三个传播输入301和三个生成输入302，以计算其自身的传播输出303和生成输出304。因此，如图1所示，第一中间级103B可以产生传播信号106B和生成信号107B并将其发送到第二中间超前进位级。如初始级103A的情况，第一中间级的逻辑元件104B可以被布置为使得传播信号106B和生成输出信号107B中的每一个通过最小数目的无源传输线(例如，108B)传递。当以这种方式布置逻辑元件时，可以进一步减少加法器101内的延迟。

继续，与第一级和初始级类似，具有指定基数105C的第二中间超前进位级103C可以具有逻辑元件104。由于加法器101是混合基数加法器，所以第二中间级103C的基数105C将不同于第一中间级103B的基数105B。图4图示了基数-2逻辑元件的一个实施例。原则上类似于图3的基数-3元件，但是仅采用四个输入(两个传播输入401和两个生成输入402)。使用这些输入，在加法器包括另外的中间级的情况下，生成传播输出信号403和生成输出信号404。

在第二中间级103C是最终级103D之前的最后中间级的情况下，第二中间级将仅产生生成输出107C。除了图4所示的元件之外，可以实现不能传播进位信号的变体。这些元件可以用于每个级中的最低有效比特。这允许从逻辑元件中省略计算传播信号的AND门。另外，如初始级和第一中间级的情况，第二级的逻辑元件104C可以被布置为使信号通过最小数目的无源传输线，例如，仅包括无源传输线108C。

图1的最终超前进位级103D包括XOR逻辑门109，XOR逻辑门109被配置为接收来自第二中间级103C的生成信号107C，以及从初始级103A被发送的输入比特111的XOR。图5所示的一个实施例的最终级采用来自先前级(即，103C)的、作为最后进位的所接收的生成信号501(图1的信号107C)，并将其与来自初始级103A的经XOR的输入比特502进行XOR，以产生最终输出503。该最终逻辑块也可以使用RQL ANDOR门来减小其逻辑元件的尺寸和延迟。

图6示出了混合基数超前进位加法器601的高级框图。加法器601包括初始级、四个中间级以及最终级。加法器601因此可以类似于图1的加法器101，但是包括两个附加的中间级。初始级、第一中间级和第二中间级以及最终级可以分别类似于或包括图2-图5中所示的相同的元件。加法器601可以以3-2-3-2混合基数模式来布置。加法器601的初始级计算通过第二级至第五级过滤的初始传播信号和生成信号。第五级(即，第四中间级)没有传播输出，但其生成的输出成为在最终级被馈送到XOR门中的进位。水平示出五个级，每个级具有0-31比特。可以理解，尽管本文示出了32比特加法器，但是本文也可以考虑其他更小或更大的加法器。

在图6中，如键中所示，实线圆为基数-3元件，实线菱形为基数-2元件。不产生传播信号的元件(因而具有一个较少的输出和一个较少的输入)以虚线绘制。这样，在图6中，第一级的元件1和第四级的元件11-16(以虚线圆示出)是不传播进位信号的基数-3元件。类似地，第二级的元件0、第三级的元件2-4、第四级的元件5-10以及第五级的元件17-31以虚线菱形示出，指示它们是不传播进位信号的基数-2元件。其他实线元件在其相应的级处产生传播信号和生成信号。

加法器601具有连接远端元件的多个长导线。在求和过程期间，这些长导线中的每一个可能需要成为无源传输线(PTL)。例如，这可能发生在互易量子逻辑中。使用PTL可能导致加法器601产生高延迟损失。如果关键路径必行进须经过这些长导线中的两个或可能三个，则关键路径(即，必须通过一个或多个比特行进的、通过加法器601的电子路径)可能会导致进一步的延迟。在本文的实施例中，可以在级3、4和5中对逻辑元件进行重新排序，以增加每个信号只需要通过一条无源传输线的可能性，从而总体上减少延迟。如图7所示，具有重新排序的逻辑元件的实施例在级3和级5之间具有较短的导线，这是以级2和级3之间更多的PTL为代价的。由于没有信号必须通过多于一条的长导线，所以这不会导致附加的损失。

这些相同的技术可以应用于更小或更大的加法器。图7的32比特加法器701具有以3-2-3-2配置的四个超前进位级。备选地，其可以具有两个基数-6的超前进位级，其中第一超前进位级被一个或多个无源传输线划分。加法器701示出了其中各个级的逻辑元件被重新排序或重新布置以确保每个信号通过不超过单个PTL传递的一个示例实施例。64比特加法器(实际上有65个进位输入和进位输出)可以具有3-2-3-2-2配置，在输出上具有一个附加的基数-2级。这种加法器可以在第二基数-3级和第二基数-2级之间实现附加的无源传输线集合。然后可以如图7所示重新布置最终的基数-2级，以使得不需要进一步的PTL。特别是当加法器的尺寸略大于2的精确幂时，也可以使用这种方法来使用其他尺寸。

因此本文描述的实施例可以将基数-2和基数-3级组合，以形成基数-6级。每个基数-6级都足够小，使得可以在不使用无源传输线的情况下进行路由。在实现32比特加法器时，可以放置基数-6级，使得所有长路由仅在一个级处发生。归因于使用无源传输线的开销，这在RQL性能方面是有利的。基数-2级和基数-3级的组合允许每个关键路径具有相同数量的PTL。以这种方式，无源传输线的数目可以在通过加法器701的可能路径之间被平衡，使得每个关键路径仅跨越一条无源传输线。至少在某些情况下，这可能会大大减少RQL设计中的延迟。这些概念将在下面关于图8的方法800进一步解释。

鉴于以上描述的系统和架构，参考图8的流程图将更好地理解可以根据所公开的主题来实现的方法。为了简化说明的目的，方法被示出并被描述为一系列的框。然而，应当理解并认识到，所要求保护的主题不受块的顺序的限制，因为一些块可以以不同顺序发生和/或与来自本文描绘和描述的其他框同时发生。此外，并不是所有示出的框都可能被需要来实现下文所述的方法。

图8示出了由混合基数超前进位加法器执行的方法800的流程图。现在将频繁参考图1的环境100的组件和数据来描述方法800。

方法800包括：在具有一个或多个元件的初始超前进位级处，接收多个输入比特(框810)。例如，混合基数超前进位加法器101的初始超前进位级103A可以接收输入比特102。混合基数超前进位加法器101包括至少两个不同的基数的超前进位级。初始超前进位级103A可以针对每个比特进一步创建初始传播信号106A和生成信号107A，并且进一步计算被转发到最终超前进位级的输入的XOR(框820)。

混合基数超前进位加法器101还可以包括具有指定基数105B的、包括元件104B的第一中间超前进位级103B。第一中间级103B可以被配置为从初始超前进位级103A接收传播信号106A和生成信号107A(框830)并且基于此计算其自身的传播输出信号106B和生成输出信号107B(框840)。传播信号106A和生成信号107A可以在相同或不同传输线上传输，并且可以在无源传输线108A上传输。类似地，由第一中间级103B生成的传播信号106B和生成信号107B可以在相同或不同传输线上传输，并且可以在无源传输线108B上传输。

混合基数超前进位加法器可以进一步包括具有元件104C的第二中间超前进位级，第二中间超前进位级具有与第一中间超前进位级103B的基数105B不同的指定基数105C。第二中间超前进位级103C被配置为从第一中间超前进位级103B接收传播输出信号106B和生成输出信号107B(框850)，并基于此计算其自身的生成输出信号107C(框860)。

至少在一些实施例中，可以布置初始超前进位级103A的元件104A、第一中间超前进位级103B的元件104B以及第二中间超前进位级103C的元件104C，使得在这些级处生成的传播输出信号和生成输出信号中的每一个通过最小数目的无源传输线传递。元件的这种布置减少了加法器101内的延迟和复杂度。通过确保用于传播信号和生成信号的关键路径仅包括例如一条无源传输线，加法器中的延迟可以减少。

混合基数超前进位加法器还包括最终超前进位级103D，最终超前进位级103D包括XOR逻辑门109，XOR逻辑门109被配置为从第二中间超前进位级接收生成输出(框870)，并对从第二中间超前进位级103C接收的生成输出107C和从初始超前进位级转发的所计算的XOR信号111进行XOR，以产生输入比特102的和(框880)。在一些实施例中，第一中间超前进位级是基数-3，而第二中间超前进位级是基数-2。在其他情况下，第一中间超前进位级是基数-6，而第二中间超前进位级是基数-6。在这种情况下，初始超前进位级将具有与第一中间级的基数相同的基数。

在一些情况下，混合基数超前进位加法器101可以包括多个中间级。例如，加法器101可以包括基数3-4-3组合、或者3-2-3-2组合或者中间级的一些其他混合。例如，在一个实施例中，第二中间级103C产生传播信号和生成信号。在该实施例中，加法器101可以包括具有指定基数的第三中间超前进位级，第三中间超前进位级被配置为从第二超前进位级接收传播信号和生成信号，并基于此计算其自身的传播输出或生成输出。

加法器101还可以包括具有与第三中间超前进位级的基数不同的指定基数的第四中间超前进位级，，第四中间超前进位级被配置为从第三中间超前进位级接收传播信号和生成信号，并基于此计算其自身的生成输出。然后该生成输出信号被传递至最终超前进位级103D。在该实施例中，第一中间超前进位级可以是基数-3，而第二中间超前进位级是基数-2，第三中间超前进位级是基数-3，并且第四中间超前进位级是基数-2。

在另一实施例中，加法器101可以包括图1中所示的四个级(即，103A-103D)，并且还可以包括具有指定基数的第三中间超前进位级，第三中间超前进位级被配置为从第二超前进位级接收传播信号和生成信号，并基于此计算其自身的传播输出或生成输出。在这种情况下，第一中间超前进位级可以是基数-3，第二中间超前进位级可以是基数-4，并且第三中间超前进位级可以是基数-3。可以是许多其他组合。

在上述实施例中的每一个中，不管使用的中间级的数目如何，加法器101中使用的无源传输线可以在通过加法器的可能路径之间平衡。经平衡的无源传输线可以确保每个关键路径仅跨越单个无源传输线，从而减少通过加法器传输各种信号的传输延迟。布置第二中间超前进位级的元件，使得传播信号和生成输出信号中的每一个通过最小数量的无源传输线路传递可以包括物理地对准混合基数超前进位加法器的一个或多个比特。实际上，通过逻辑元件的物理电路径可以被对齐，使得所生成的输出信号仅通过单个PTL(或不通过PTL)。

附图的混合基数超前进位加法器101可以进一步被配置为使用互易量子逻辑(RQL)来处理和。在一些情况下，加法器101可以在初始超前进位级中实现RQL ANDOR门，以针对每个输入比特102创建初始传播信号和生成信号，以及在单个逻辑门中输入111的XOR。

权利要求支持：提供了混合基数超前进位加法器101。加法器101包括：具有一个或多个元件104A的初始超前进位级103A，初始超前进位级103A被配置为接收多个输入比特102以及针对每个比特创建初始传播信号106A和生成信号107A，并进一步计算被转发到最终超前进位级103D的输入的XOR 111；以及指定基数105B的、具有一个或多个元件104B的第一中间超前进位级103B，第一中间超前进位级103B被配置为从初始超前进位级接收传播信号和生成信号，并基于此计算其自身的传播信号106B和生成输出信号107B。

混合基数超前进位加法器还包括：具有与第一中间超前进位级的基数不同的指定基数105C的一个或多个元件104C的第二中间超前进位级103C，，被配置为从第一中间超前进位级接收传播信号和生成输出信号，并基于此计算其自身的生成输出信号107C，其中初始超前进位级的元件、第一中间超前进位级的元件以及第二中间超前进位级的元件被布置为使得传播信号和生成输出信号中的每一个通过最小数目的无源传输线108A传递；包括XOR逻辑门109的最终超前进位级，XOR逻辑门109被配置为从第二中间超前进位级接收生成输出，并对从第二中间超前进位级接收的生成输出和从初始超前进位级转发的所计算的XOR信号进行XOR，以产生多个输入比特的和110。

在一些情况下，第一中间超前进位级是基数-3，并且第二中间超前进位级是基数-2。第二中间超前进位级计算传播信号和生成信号，并且加法器包括：具有指定基数的第三中间超前进位级，被配置为从第二超前进位级接收传播信号和生成信号，并基于此计算其自身的传播输出或生成输出；以及具有与第三中间超前进位级的基数不同的指定基数的第四中间超前进位级，第四中间超前进位级被配置为从第三中间超前进位级接收传播信号和生成信号，并基于此计算其自身的生成输出。

在一些情况下，第一中间超前进位级是基数3，第二中间超前进位级是基数-2，第三中间超前进位级是基数-3，以及第四中间超前进位级是基数-2。在其他情况下，第一中间超前进位级是基数-6，第二中间超前进位级是基数-6。可以包括具有指定基数的第三中间超前进位级，第三中间超前进位级被配置为从第二超前进位级接收传播信号和生成信号，并基于此计算其自身的传播输出或生成输出。无源传输线通过混合基数超前进位加法器在可能的路径中进行平衡。混合基数超前进位加法器包括至少一个关键路径，一个或多个比特必须流经该关键路径，并且经平衡的无源传输线确保每个关键路径仅跨越单个无源传输线。混合基数超前进位加法器也被配置为使用互易量子逻辑(RQL)来处理和。

在另一实施例中，方法由混合基数超前进位加法器执行。方法包括：在具有一个或多个元件104A的初始超前进位级103A处接收多个输入比特102；在初始超前进位级处，针对每个比特创建初始传播信号106A和生成信号107A，并进一步计算被转发到最终超前进位级103D的输入的XOR 111；在指定基数105B的、具有一个或多个元件104B的第一中间超前进位级103B处，从初始超前进位级接收传播信号和生成信号；在第一中间超前进位级处，基于从初始超前进位级接收的传播信号和生成信号来计算传播输出和生成输出；在具有与第一中间超前进位级的基数不同的指定基数105C的一个或多个元件104C的第二中间超前进位级103C处，从第一中间超前进位级接收传播信号和生成信号。

方法进一步包括：在第二中间超前进位级处，基于从第一中间超前进位级接收的传播信号和生成信号来计算生成输出信号107C，其中初始超前进位级的元件、第一中间超前进位级的元件以及第二中间超前进位级的元件被布置为使得传播信号和生成输出信号中的每一个通过最小数量的无源传输线108A传递；在包括XOR逻辑门109的最终超前进位级处，从第二中间超前进位级接收生成输出；以及在最终超前进位级处，对从第二中间超前进位级接收的生成输出与从初始超前进位级转发的所计算的XOR信号进行XOR，以产生多个输入比特的和110。

方法进一步包括，在第二中间超前进位级计算传播信号和生成信号的情况下，在具有指定基数的一个或多个元件的第三中间超前进位级处，从第二超前进位级接收传播信号和生成信号；在第三中间超前进位级处，基于从第二超前进位级接收的传播信号和生成信号，计算传播输出和生成输出；在指定基数的、具有一个或多个元件的第四中间超前进位级处，从第三超前进位级接收传播信号和生成信号；以及在第四中间超前进位级处，基于从第三超前进位级接收的传播信号和生成信号来计算生成输出。

在一些情况下，第一中间超前进位级是基数-3，第二中间超前进位级是基数-2，第三中间超前进位级是基数-3，以及第四中间超前进位级是基数2。在第二中间超前进位级计算传播信号和生成信号的情况下，方法进一步包括：在指定基数的、具有一个或多个元件的第三中间超前进位级处，从第二超前进位级接收传播信号和生成信号；以及在第三中间超前进位级处，基于从第二超前进位级接收的传播信号和生成信号来计算传播输出和生成输出，其中第一中间超前进位级是基数-3，第二中间超前进位级是基数-4，并且第三中间超前进位级是基数-3。

在另一实施例中，提供了混合基数超前进位加法器。加法器包括：初始超前进位级103A，被配置为接收多个输入比特102并针对每个比特创建初始传播106A和生成信号107A，并进一步计算被转发到最终超前进位级103D的输入的XOR 111；具有基数-3配置的第一中间超前进位级103B，第一中间超前进位级103B从初始超前进位级接收传播信号和生成信号，并基于此计算其自身的传播106B和生成107B输出；具有基数2配置的第二中间超前进位级103C，第二中间超前进位级103C从第二中间超前进位级接收传播信号和生成信号，并基于此计算其自身的传播和生成107C输出。

加法器还包括：具有基数-3的配置的第三中间超前进位级，第三中间超前进位级从第二超前进位级接收传播信号和生成信号，并基于此计算其自身的传播输出和生成输出；具有基数-2配置的第四中间超前进位级，第四中间超前进位级从第二中间超前进位级接收传播信号和生成信号，并基于此计算其自身的生成输出；包括XOR逻辑门109的最终超前进位级，XOR逻辑门109被配置为从第二中间超前进位级接收生成输出，并对从第二中间超前进位级接收的生成输出与从初始超前进位级转发的所计算的XOR信号进行XOR，以产生多个输入比特的和110。初始超前进位级的元件、第一中间超前进位级的元件以及第二中间超前进位级的元件被布置为使得传播信号和生成输出信号中的每一个通过最小数目的无源传输线传递。

因此，以这种方式，可以提供混合基数超前进位加法器101。加法器101可以包括多个不同的级，其中各个级的逻辑元件被布置为使得传播信号和生成输出信号通过最小数量的无源传输线传递。这可以减少加法器内的复杂度和延迟。

在不脱离其精神或描述特征的情况下，可以以其他具体形式来体现本文所描述的概念和特征。所描述的实施例在所有方面仅被认为是说明性的而非限制性的。因此，本公开的范围由所附权利要求指示而不是由前面的描述来指示。在权利要求的等同的含义和范围内的所有变化都将被包括在其范围内。

Claims (17)

1.一种混合基数超前进位加法器，包括以下各项：

具有一个或多个元件的初始超前进位级，被配置为接收多个输入比特集合，针对所述输入比特集合中的每个比特位置创建初始传播信号和初始生成输出信号，并计算被转发到最终超前进位级的所述输入比特集合的XOR；

具有第一基数的一个或多个元件的第一中间超前进位级，并且其被配置为从所述初始超前进位级接收所述初始传播信号和所述初始生成输出信号，并基于此计算第一传播输出信号和第一生成输出信号；

具有与所述第一基数不同的第二基数的一个或多个元件的第二中间超前进位级，并且其被配置为从所述第一中间超前进位级接收所述第一传播输出信号和所述第一生成输出信号并基于此计算第二传播输出信号和第二生成输出信号；

具有所述第一基数的一个或多个元件以及所述第二基数的一个或多个元件的第三中间超前进位级，并且其被配置为从所述第二中间超前进位级接收所述第二传播信号和所述第二生成输出信号，并基于此计算至少第三生成输出信号，其中所述初始超前进位级的所述元件、所述第一中间超前进位级的所述元件，所述第二中间超前进位级的所述元件，以及所述第三中间超前进位级的所述元件被布置为使得所述传播输出信号和所述生成输出信号中的每一个通过不多于一条无源传输线传递；以及

包括XOR逻辑门的所述最终超前进位级，被配置为从中间超前进位级接收最终生成输出信号，并且对所述最终生成输出信号与从所述初始超前进位级转发的计算的所述XOR信号进行XOR，以产生所述多个输入比特集合的和。

2.根据权利要求1所述的混合基数超前进位加法器，其中所述第一中间超前进位级是基数-3，并且所述第二中间超前进位级是基数-2。

3.根据权利要求1所述的混合基数超前进位加法器，其中所述第一中间超前进位级是基数-3，所述第二中间超前进位级是基数-2，所述第三中间超前进位级包括基数-3以及基数-2元件。

4.根据权利要求1所述的混合基数超前进位加法器，所述中间超前进位状态包括具有指定基数的第四中间超前进位级，所述第四中间超前进位级被配置为从所述第三中间超前进位级接收传播信号和生成信号，并基于此计算所述最终的生成输出信号。

5.根据权利要求1所述的混合基数超前进位加法器，其中无源传输线在通过混合基数超前进位加法器的可能路径之间平衡。

6.根据权利要求5所述的混合基数超前进位加法器，其中所述混合基数超前进位加法器包括至少一个关键路径，一个或多个比特必须通过所述关键路径，并且其中经平衡的所述无源传输线确保每个关键路径只穿过一条无源传输线。

7.根据权利要求1所述的混合基数超前进位加法器，其中混合基数超前进位加法器被配置为使用互易量子逻辑(RQL)来处理和。

8.根据权利要求7所述的混合基数超前进位加法器，其中所述混合基数超前进位加法器在所述初始超前进位级中实现RQL ANDOR门，以创建针对所述输入比特集合中的每个比特位置的所述初始传播信号和所述初始生成输出信号以及在单个逻辑门中的所述输入比特集合的所述XOR二者。

9.根据权利要求1所述的混合基数超前进位加法器，其中所述第三生成输出信号包括所述最终生成输出信号。

10.一种由混合基数超前进位加法器执行的方法，所述方法包括：

在具有一个或多个元件的初始超前进位级处，接收多个输入比特集合；

在所述初始超前进位级处，针对所述输入比特集合中的每个比特位置创建初始传播信号和初始生成信号并进一步计算被转发到最终超前进位级的所述输入比特集合的XOR；

在具有第一基数的一个或多个元件的第一中间超前进位级处，从所述初始超前进位级接收所述初始传播信号和所述初始生成信号；

在所述第一中间超前进位级处，基于从所述初始超前进位级接收的所述初始传播信号和所述初始生成信号，计算第一传播信号和第一生成信号；

在具有与所述第一中间超前进位级的所述第一基数不同的第二基数的一个或多个元件的第二中间超前进位级处，从所述第一中间超前进位级接收所述第一传播信号和所述第一生成信号；

在所述第二中间超前进位级处，基于从所述第一中间超前进位级接收的所述第一传播信号和所述第一生成信号来计算第二传播信号和第二生成信号；

在具有所述第一基数的一个或多个元件以及所述第二基数的一个或多个元件的第三中间超前进位级处，从所述第二中间超前进位级接收所述第二传播信号和所述第二生成信号；

在所述第三中间超前进位级处，基于从所述第二中间超前进位级接收的所述第二传播信号和所述第二生成信号来计算至少第三生成信号，其中所述初始超前进位级的所述元件、所述第一中间超前进位级的所述元件，所述第二中间超前进位级的所述元件，以及所述第三中间超前进位级的所述元件被布置为使得所述传播信号和所述生成输出信号中的每一个通过不多于一条无源传输线传递；

在包括XOR逻辑门的所述最终超前进位级处，从中间超前进位级接收最终生成信号；以及

在所述最终超前进位级处，将从所述最终生成信号与从所述初始超前进位级转发的计算的所述XOR信号进行XOR，以产生所述多个输入比特集合的和。

11.根据权利要求10所述的方法，其中所述第一中间超前进位级是基数-3，并且所述第二中间超前进位级是基数-2。

12.根据权利要求10所述的方法，其中所述第一中间超前进位级是基数-3，所述第二中间超前进位级是基数-2，所述第三中间超前进位级包括基数-3以及基数-2元件。

13.根据权利要求10所述的方法，其中所述第三生成输出信号包括所述最终生成输出信号。

14.根据权利要求10所述的方法，其中无源传输线在通过混合基数超前进位加法器的可能路径之间平衡。

15.根据权利要求14所述的方法，其中所述混合基数超前进位加法器包括至少一个关键路径，一个或多个比特必须通过所述关键路径，并且其中经平衡的所述无源传输线确保每个关键路径只穿过一条无源传输线。

16.根据权利要求10所述的方法，其中混合基数超前进位加法器被配置为使用互易量子逻辑(RQL)来处理和。

17.根据权利要求16所述的方法，其中所述混合基数超前进位加法器在所述初始超前进位级中实现RQL ANDOR门，以创建针对所述输入比特集合中的每个比特位置的所述初始传播信号和所述初始生成输出信号以及在单个逻辑门中的所述输入比特集合的所述XOR二者。

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