CN103345378B - 三加数二进制并行同步加法器 - Google Patents

Abstract

本发明公开了一种三加数二进制并行同步加法器，用于数字算术计算领域的数值计算，它由单元110、120和130组成，单元110用于统计每个权值位原始加数中高电平（如“1”）或者低电平（如“0”）的个数，并在输出端以连续的高电平显示，同时根据其奇偶性选择两组开关中一组导通，以便为单元130提供两路电源；单元120通过开关选择低位的一阶进位线和二阶进位线，来产生一阶进位值和二阶进位值；单元130由低位的一阶进位线和二阶进位线通过同或逻辑和异或逻辑电路对来自单元110的电源进行开关选择而获得最终本位和，所有单元110、120和130都并行工作，同步输出运算结果，本发明电路结构简单，设计规整，硬件开销少，易于扩展位数，且仅需要3个基本门电路的用时。

Description

三加数二进制并行同步加法器

技术领域

本发明属于电子技术领域和计算机体系结构领域，尤其是一种三加数二进制并行同步加法器，是实现三个二进制加数所有位并行相加、同步产生各权值位进位和最终本位和的加法电路，可被广泛应用于各类微处理器、数字信号处理器和一些特定用途的算术逻辑运算器中。

背景技术

在加法器电路家族中，两加数加法器因运算量小、电路简单，更易于实现等原因而被重点关注、深入研究和广泛应用。在公开的学术论文和专利方面，两加数加法器主要由晶体管逻辑门实现。由于这种门电路采用晶体管串联结构，从而造成加法电路并行运算效果差，同步性不强，且随着加数位数增加，其硬件开销和运算时间都可能按照非线性关系上升，因而当前普遍使用的两加数二进制加法器最多做到64位，更高位数的加法器，如128位加法器，在性价比上已经失去实用性。

本发明申请人在中国专利201210373908.8中披露了一种“通用多操作数加法器”，其中所给出的2加数加法器解决了上述问题。它能够通过开关电路完成超过128位数的运算，并且其硬件开销与加数位数成线性关系，其运算用时仅需要固定的3个基本门电路时间，与加数位数无关。该电路真正做到了并行相加每一位，同步产生每一位的进位和最终本位和。

尽管2加数加法器具有很多优点，包括专利201210373908.8提出的2加数加法器，可是要用它计算3个加数累加，那就需要重复运算2次，共需要超过6个基本门电路的时间。这是与当前研究高速计算机趋势相悖的。考虑到如果有一种3加数加法器，它能够并行相加三个二进制加数所有位、同步产生各权值位进位和最终本位和，在不超过3个基本门电路的时间内完成超过128位数的运算，且该加法器的硬件开销与加数位数成线性关系，那么该加法电路一定比当前2加数加法器具有更多的优势，这样的加法器自然也就有了研究价值和应用价值。当前国内外少见3加数加法器的研究成果，更没有满足这种要求的加法器。尽管通过本发明申请人在中国专利201210373908.8中披露的“通用多操作数加法器”可以提炼出3加数加法器，能够满足并行相加三个二进制加数所有位、同步产生各权值位进位和最终本位和，以及硬件开销与加数位数成线性关系，但是该加法器计算用时需要5个基本门电路的时间。很显然，这种3加数加法器设计方案并不理想。

发明内容

为了克服上述缺陷，本发明提供了一种三加数二进制并行同步加法器，是解决三个多位二进制数并行同步累加的方案。该加法器主要由相同权值位数相加电路、进位综合电路和最终本位和产生电路组成。其中，相同权值位数相加电路是实现3个一位数相加的电路。它由两部分电路组成，一部份是统计电路，另一部份是电源互补初始加和电路。统计电路主要是统计每个权值位原始加数中高电平（如“1”）或者低电平（如“0”）的个数，并在输出端以连续高电平（如“1”）和连续低电平（如“0”）组合形式显示。这个工作过程需要1个基本门电路的时间。电源互补初始加和电路通过统计电路的输出电平控制2组开关，根据该权值位3个原始加数的本位和奇偶性选择其中一组开关导通，以便为最终本位和产生电路提供两路电源。这两路电源的输出端口分别被命名为奇电源端和偶电源端。当本位和为奇数时，一组开关导通，奇电源端对外提供电源，另一组开关断开，偶电源端对外呈高阻状态；反之，当本位和为偶数时，偶电源端对外提供电源，奇电源端对外呈高阻状态。该电路工作过程也仅需要1个基本门电路的时间。

进位综合电路根据统计电路的结果和来自低位的进位产生一阶进位和二阶进位，其进位产生约束条件如下：

假设3个n位数都是n位（n为大于1的自然数）的“1”，即最大数，可写成2n-1,则这3个n位数的和是3*(2ⁿ-1)=2ⁿ⁺¹+(2ⁿ-1)-2=<2ⁿ⁺¹+2ⁿ 。

上述公式说明：3个多位数相加最多只能产生2阶进位，并且二阶进位和一阶进位不可能同时为“1”，换句话说，某位的3数之和加上低位进位，其和不超过5。

与“二阶进位”和“一阶进位”相对应，本发明引入了“二阶进位线”和“一阶进位线”，其中二阶进位线的高低电平代表对应位是否产生了二阶进位，一阶进位线由对应位的原始输入数和低位进位值相加之和大于等于“2”决定，表明该位产生了二阶进位或者一阶进位。这样，当二阶进位线为高电平时，一阶进位线的高电平仅仅说明该位产生了进位，并不表明存在一阶进位，而当二阶进位线为低电平时，一阶进位线的高电平才表明该位产生了一阶进位。

本发明的进位综合电路的设计原则如下：针对于某一位，①当3个数之和为“3”时，置一阶进位线为高电平，同时选择低位的一阶进位线来生成该位二阶进位；②当3个数之和为“2”时，设定一阶进位线为高电平，同时选择低位的二阶进位线来生成该位二阶进位；③当3个数之和为“1”时，置该位二阶进位线为低电平，同时把低位的可能进位，即低位的一阶进位线状态，传输到该位的一阶进位线上；④当3个数之和为“0”时，置该位二阶进位线为低电平，同时把低位的可能二阶进位以一阶进位形式向高位传输。

根据本发明引入的“二阶进位线”和“一阶进位线”，采用表格形式列出某位的“二阶进位线”、“一阶进位线”和最终本位和与低位相关数据之间的关系。首先设：字母A表示某位3个原始输入数的和，Y表示其奇偶性，Si表示该位3个原始输入数与低位进位相加的最终本位和，Ci_2和Ci_1分别表示该位的二阶进位线和一阶进位线状态，字母B表示低位的可能加和（即它的3个原始输入数与其低位进位的总和，最大不超过5）而不是最终本位和，Ci-1_2和Ci-1_1分别表示低位的二阶进位线和一阶进位线状态，结果见表1。

表1 运算关系表

根据表1解释进位综合电路的设计原则：①当3数之和为“3”时，Ci_2=Ci-1_1，Ci_1=1，也就是说，不论低位的二阶进位是否为高电平，只要低位的一阶进位线为高电平，即低位产生了进位，那么该位都会产生二阶进位，因而选择低位的一阶进位线来生成二阶进位。之所以设置该位一阶进位线为高电平，不仅是为了说明该位3数之和产生了进位，还是为了保证该位3数之和大于等于“2”的情况不因低位无一阶进位而被掩盖掉。②当3数之和为“2”时，Ci_2=Ci-1_2，Ci_1=1，也就是说，如果低位二阶进位线为高电平，则该位的二阶进位线为高电平，否则为低电平，因而要选择传输低位的二阶进位。同样原因设置一阶进位线为高电平。这样，低位的一阶进位并不影响该位的二阶进位值，也不影响该位的一阶进位线状态。③当3个数之和为“1”时，Ci_2=0，Ci_1=Ci-1_1，也就是说，一方面，即使低位产生二阶进位，该位也不会产生二阶进位，即该位二阶进位为低电平；另一方面，不论低位的二阶进位线是否为高电平，只要低位的一阶进位线为高电平，那么该位都会产生一阶进位，因而选择传输低位的一阶进位线状态。这里考虑了二阶进位线为高电平时一阶进位线也一定是高电平的情况。④当3个数之和为“0”时，Ci_2=0，Ci_1=Ci-1_2，也就是说，一方面，不论低位是否产生进位，该位都不可能产生二阶进位，即该位二阶进位为低电平；另一方面，只有低位的二阶进位为高电平才会影响该位的一阶进位线状态，所以要选择传输低位的二阶进位，而不是低位的一阶进位。

从上面分析和表1可以看出，本发明中的“二阶进位线”和“一阶进位线”的状态组合是“00”、“01”和“11”，而3数相加过程中“二阶进位”和“一阶进位”的数值组合只能是“00”、“01”和“10”，本发明用“二阶进位线”和“一阶进位线”的“11”状态组合代替了“二阶进位”和“一阶进位”的“10”数值组合。这是因为“11”是“二阶进位”和“一阶进位”的冗余数值组合，可以被用于本发明中而不会产生错误，并能确保某位3数之和大于等于“2”的情况不因低位无一阶进位而被掩盖掉。

这种进位综合电路的设计具有三大特点：一是完全采用开关电路，因为开关具有断开时电阻大，导通时通路电阻小且导电迅速等特点；二是低位的“二阶进位线”和“一阶进位线”与高位的“二阶进位线”和“一阶进位线”之间的开关导通是唯一的，确保电路无反馈和串扰；三是进位综合电路的用时仅一个基本门电路的时间。

最终本位和产生电路由一个同或门逻辑开关电路和一个异或门逻辑开关电路组成，它们受到进位综合电路的二阶进位线和一阶进位线控制，并分别选择电源互补初始加和电路的奇偶输出电源。同或门逻辑开关电路和异或门逻辑开关电路的输出端被合并作为该位的最终本位和输出。该电路的用时也仅一个基本门电路的时间。

下面给出最终本位和产生电路的设计原理，见表1。表中数据表明，当Y=1时，Ci-1_2和Ci-1_1按照同或逻辑决定Si的值；当Y=0时，Ci-1_2和Ci-1_1按照异或逻辑决定Si的值。因而在本发明中，当Y=1时，电源互补初始加和电路的奇电源端提供电源，同或逻辑电路工作，异或逻辑电路呈高阻状态；当Y=0时，电源互补初始加和电路的偶电源端提供电源，异或逻辑电路工作，同或逻辑电路呈高阻状态。

在本发明中，统计电路占用一个基本门电路时间，电源互补初始加和电路和进位综合电路同时启动，共占用一个基本门电路时间，最终本位和产生电路也仅占用一个基本门电路时间。考虑到本发明使用开关电路，其上信息传输时间远比开关导通的建立时间短，这样，一旦所有位的进位综合电路中相关开关被同时打开，从最低位到最高位的信息传输时间可以忽略，因此，本发明的加法器仅需要3个基本门电路的用时，在有限范围内与加数位数无关。

本发明的有益效果是：与现有技术相比，本发明电路结构规整，功耗低，用时少，仅需要固定的3个基本门电路时间，与加数位数无关，硬件开销低，与加数位数成线性关系，易于扩展，在满足性价比要求下可以做到128位以上的加法电路。

通过阅读本发明内容、结合下面附图的说明以及所附权利要求中所指出的创新等，所属领域的技术人员可以对本发明的上述的和其它相关的内容及目标有更清楚的了解和认识，可能存在一些本发明的优点和新的应用没有在此给出，但是仍然希望包含在随附权利要求书的限定范围内。

为了更全面、系统地理解本发明的内容，下面结合附图作进一步详细说明。

附图说明：

图1是本发明的原理框图；

图2是本发明的可拓展三加数二进制并行同步加法器的实施例示意图；

图3是本发明针对于某一位从加数输入到加和结果输出电路实施例示意图；

图4是本发明的非拓展三加数二进制并行同步加法器实施例示意图；

图5是本发明中选择开关的实施例示意图；

图6是本发明中开关电路的实施例示意图。

具体实施方式

下面结合附图对本发明的示意性实施例进行详细的描述。请注意，下文所描述的是本发明的示意性实施例，且在理解本发明时不应局限于这些实施例及下文的描述。

图1是本发明的原理框图，它主要由多个单元110、120和130组成。其中单元110就是相同权值位数相加电路，能够对原始输入数中“1”的个数进行统计，并根据结果奇偶性决定两路电源的通断状态；单元120就是进位综合电路，能够通过单元110的统计结果对来自低位的进位进行选择导通，以便产生一阶进位和二阶进位；单元130就是最终本位和产生电路，能够根据来自低位的进位对单元110提供的两路电源进行选择，从而产生最终本位和。

图2给出了图1的原理图，以3个16位数加法器作为本发明的示意性实施例。为了更清晰描述图2中单元110、120和130的工作过程，我们选取任意权值位的单元110、120和130，并被详细标注在图3中。可以看出，单元110又由单元111和单元112组成。

单元111就是统计电路，由选择开关阵列组成，主要用于统计原始输入数中“1”的个数。当3个输入Ai_0，Ai_1和Ai_2都为低电平时，所有选择开关选择左边触点，输出端Mi_1，Yi_1和Mi_0都输出低电平；当3个输入Ai_0，Ai_1和Ai_2都为高电平时，所有选择开关选择右边触点，输出端Mi_1，Yi_1和Mi_0都输出高电平；当3个输入Ai_0，Ai_1和Ai_2为任意高、低电平组合时，高电平控制的选择开关选择右边触点，低电平控制的选择开关选择左边触点，输出端Mi_0，Yi_1和Mi_1将以连续高电平的形式输出加数中“1”的个数。如Mi_1为低电平，Yi_1和Mi_0为高电平，就说明Ai_0，Ai_1和Ai_2中有2个高电平。

单元112就是电源互补初始加和电路，根据该位3个原始输入数之和的奇偶性选择输出两路电源，以便提供给单元130。当3数之和为“1”时，输出端Yi_1和Mi_1为低电平，Mi_0为高电平，开关K1+和K2-导通（其中，开关符号中的“+”和“－”表示该开关是高电平导通还是低电平导通，以下相同），Yi_0端，即奇电源端，输出高电平，反向端/Yi_0，即偶电源端，呈现高阻状态；当3数之和为“3”时，输出端Mi_1、Yi_1和Mi_0都为高电平，开关K3+和K4-导通，Yi_0端输出高电平，/Yi_0端呈现高阻状态；当3数之和为“0”时，输出端Mi_1、Yi_1和Mi_0都为低电平，开关K7-导通，/Yi_0端输出高电平，Yi_0端呈现高阻状态；当3数之和为“2”时，输出端Mi_1为低电平，Yi_1和Mi_0为高电平，开关K7-导通，/Yi_0端输出高电平，Yi_0端呈现高阻状态。可见，当3数之和为奇数时，由Yi_0端为单元130提供电源，/Yi_0端呈现高阻状态；当3数之和为偶数时，由反向端/Yi_0为单元130提供电源，Yi_0端呈现高阻状态。

单元120根据输入端Mi_1、Yi_1和Mi_0的值选择低位的一阶进位线Ci-1_1和二阶进位线Ci-1_2来生成该位的一阶进位和二阶进位，或者利用下拉电阻R1和R2分别强制一阶进位线和二阶进位线为低电平，其工作过程如下：

（1）当Mi_1为高电平（此时Yi_1和Mi_0也为高电平，说明原始输入数之和为3）时，不论低位二阶进位线是否为高电平，即是否存在二阶进位值，只要一阶进位线为高电平，即低位一定存在进位，那么该位都会产生二阶进位，因而通过Mi_1控制开关K10+选择一阶进位线（为表述该线作用，这里定义其为二阶进位产生线），同时，开关K11+也导通，一阶进位线被强制为高电平，表示该位向高位产生了进位。另外，低位的二阶进位线与该位处于断开状态，对该位无任何影响。

（2）当Mi_1为低电平，Yi_1和Mi_0为高电平（说明原始输入数之和为2）时，如果低位二阶进位线为高电平，将会被该位向高位传输，反之，传输的二阶进位值将会是低位二阶进位线的低电平，因而通过Mi_1和Yi_1分别控制开关K9-和K8+选择二阶进位线，同样，开关K11+也导通，一阶进位线被强制为高电平，表示该位向高位产生了进位。另外，低位的一阶进位线与该位处于断开状态，对该位无任何影响。

（3）当Mi_1和Yi_1为低电平，Mi_0为高电平（说明原始输入数之和为1）时，不论低位是否有进位，该位都不会产生二阶进位，所以开关K8+和K10+断开，二阶进位线将被下拉电阻强制为低电平。另外，只要低位产生进位，不管是低位二阶进位，还是低位一阶进位，低位一阶进位线都是高电平，将会被该位以一阶进位值向高位传输，因而K14+和K15-被控制导通，低位一阶进位线和该位一阶进位线导通，同时断开开关K12-，避免低位二阶进位线的低电平对该位进位产生影响。

（4）当Mi_1、Yi_1和Mi_0都为低电平（说明原始输入数之和为0）时，低位一阶进位对该位进位无影响，而低位二阶进位线只要为高电平，该位就会产生一阶进位，但不会产生二阶进位，因而开关K12-和K13-被控制导通，低位二阶进位线和该位一阶进位线导通，同时开关K8+、K10+、K11+和K14+都断开，该位二阶进位线被下拉电阻强制为低电平。

上述分析说明，不论四种情况中哪一种，在低位的一阶进位线、二阶进位线与该位的一阶进位线、二阶进位线之间最多只有一条导通通路，这就割断了同位的一阶进位线和二阶进位线通过开关电路产生相互干扰，保证了电路的可靠性工作。

单元130又由单元131和132组成，通过低位的一阶进位线Ci-1_1和二阶进位线Ci-1_2选择传输单元112的输出电源Yi_0和/Yi_0。

单元131实现异或逻辑功能，满足表1中Y=0的设计要求。单元132实现同或逻辑功能，满足表1中Y=1的设计要求。当Y=0时，也就是A=0或者A=2，此时，/Yi_0通过单元112中开关接通电源，而Yi_0呈高阻状态。如果Ci-1_1和Ci-1_2相异，则开关K20+和K21-导通，单元132无影响，Si输出高电平；如果Ci-1_1和Ci-1_2相同，则开关K20+或者K21-断开，单元132无影响，Si被下拉电阻R3强制为低电平。这儿补充说明，根据表1，在Ci-1_1和Ci-1_2相异中不存在Ci-1_1为低电平而Ci-1_2为高电平的组合，这是一个冗余组合，因而单元131中仅有一组开关K20+和K21-，但仍然认为单元131是异或逻辑电路。当Y=1时，也就是A=1或者A=3，此时，Yi_0通过单元112中开关接通电源，而/Yi_0呈高阻状态。如果Ci-1_1和Ci-1_2相同，则开关K16+和K17+，或者开关K18-和K19-导通，单元131无影响，Si输出高电平；如果Ci-1_1和Ci-1_2相异，则开关K16+和K18-，或者开关K17+和K19-断开，单元131无影响，Si被下拉电阻R3强制为低电平。

由图2和图3可知，当3个加数A0_0～A15_0、A0_1～A15_1和A0_2～A15_2同时施加到各权值位单元111时，所有单元111并行工作，并在经过一个基本门电路时间后，同步输出结果。这些输出信号同步施加到相应位的单元112和120。它们并行工作，在经过一个基本门电路时间后，同步输出相应的结果，其中所有单元120在一阶进位线和二阶进位线上输出相应的进位，所有单元112在其Yi_0端和反向端/Yi_0输出高电平或呈现高阻状态。最后，所有单元112和120的输出信号同步施加到相应位单元130，于是所有单元131和132开始并行工作，也在经过一个基本门电路时间后，同步输出相应位的最终本位和。可见，本发明的3个16位数累加仅需要3个基本门电路时间，同样，对于更高位数的3个加数相加，也只需要3个基本门电路时间。另外，本发明对于3个n位数相加电路大约需要33n个开关（其中单元111中1个选择开关相当于2个开关）。

图2是本发明的三加数二进制并行同步加法器在可拓展状态下的示意性实施例。该加法器能够在不增加耗时情况下串联使用多个这样的加法器，并且由于每一位都有相同的单元110、120和130，因而很容易拓展相加数位数，实施不同位数的3加数加法器设计。当进行低位扩展时，低位的2个进位输入端C-1_1和C-1_2可分别用来连接到另一个三加数加法器的高位一阶进位线和二阶进位线；当不需要进行低位拓展时，C-1_1和C-1_2接低电平；当进行高位扩展时，S17和S16就是高位的二阶进位线和一阶进位线，可用于连接另一个三加数加法器最低位的二阶进位线和一阶进位线，同时控制端CTR接低电平；当不需要进行高位拓展时，控制端CTR连接到S17。此时，S17和S16分别是3个16位数加法器的高位二阶进位和一阶进位。这里需要说明，当控制端CTR连接到S17时，由S17控制一个开关，此开关的启用时间点和耗时与单元130一致，也即，此部分并不会增加三加数二进制并行同步加法器的耗时。另外，根据前面公式（1）给出的结论，当某位产生二阶进位时，其一阶进位值一定是低电平，因此采用二阶进位S17控制一个开关来切断由图3中开关K11+导通带来的强制性高电平，确保在最高位产生二阶进位时，其一阶进位值一定被下拉电阻限定为低电平。

图4是本发明的三加数二进制并行同步加法器在非拓展条件下的示意性实施例。这也是一个3加数16位二进制加法器，与图2不同的部分在最低位和次低位电路，及最高位的进位形成电路。因为不需要拓展，所以图4电路最低位没有进位端C-1_1和C-1_2，减少了反向端/Y0_0形成电路，以及单元130，仅通过Y0_1控制一个开关获得该位的一阶进位值，并通过端口Y0_0直接形成该位最终本位和S0。图4电路次低位也仅有端口Y0_0的形成电路，删除了单元120中选择低位二阶进位线的开关，保留了单元120中选择一阶进位线的开关，以便产生该位的一阶进位和二阶进位。另外，该位利用低位一阶进位和端口Y0_0的输出信息控制一个异或门开关电路来获取最终本位和S1。在最高位的进位形成电路中，直接用二阶进位线状态控制一个开关，以便获得最高位的一阶进位值。

在图2、图3和图4中，单元111中选择开关和其它单元中开关可以用不同材料制成，只要满足开关设计要求和应用环境即可，比如原子开关、量子开关、光子开关、晶体管开关和电器开关等。图5和图6分别是选择电路和串联开关的一个示意性实施例，它们采用了MOS管设计，但是这并不代表本发明仅使用这种类型开关。只要能实施本发明思想，不论使用何种材料开关都属于本发明范畴。本发明使用的开关应该具有如下特点：一旦开关导通，信号能够以极快的速度传输，比如MOS管开关，导通电阻无限小，导通通路如同金属导体；一旦开关断开，传输信号难以通过，比如MOS管开关，断开电阻无限大，电流非常小。

在图5中，Q1和Q2为对称的2个MOS管。当控制端ai为低电平时，Q2导通，端口3和1连接；当控制端ai为高电平时，Q1导通，端口2和1连接。

在图6中，Q3和Q4为对称的2个MOS管。当控制端1为低电平时，Q4导通；当控制端2为高电平时，Q3导通。

这里补充说明，当前半导体工艺已经可以制作出漏源极之间导通电阻远小于1Ω的MOS管，漏源极之间如同良导体。当MOS管栅极电平发生变化时，栅极需要一定的建立时间才能达到稳定的电平，而后漏源极之间导通，相当于导体通路。

本发明虽然是描述三加数多位二进制并行同步加法器，但是它也适用于三数相减、相与、相或，及两数相乘等很多种运算电路中，只要把本发明所提单元和开关进行合理组合和修改就可以实现很多本发明未曾提及的功能。

尽管通过描述本发明的示意性实施例介绍了本发明，但是应该理解到，精通本领域的人仍可以对本发明进行形式上的和细节上的各种修改，而并不脱离本发明的技术方案和范围。同时，不论选用何种材料制作的开关，只要满足本发明的开关设计要求和应用环境，就可以实施本发明，都属于本发明范畴。

Claims (5)

1.一种三加数二进制并行同步的加法器，其特征在于，所述加法器由相同权值位数相加电路、进位综合电路和最终本位和产生电路组成；

相同权值位数相加电路是实现3个一位数相加的电路；

进位综合电路根据相同权值位数相加电路的结果和来自低位的进位产生本位的一阶进位和二阶进位，由开关电路组成；

最终本位和产生电路由一个同或门逻辑开关电路和一个异或门逻辑开关电路组成，它们受到进位综合电路的二阶进位线和一阶进位线控制，并分别选择电源互补初始加和电路的奇偶输出电源，同或门逻辑开关电路和异或门逻辑开关电路的输出端被合并作为该位的最终本位和输出，电源互补初始加和电路通过统计电路的输出电平控制2组开关，根据该权值位3个原始加数的本位和奇偶性选择其中一组开并导通，以便为最终本位和产生电路提供两路电源，当本位和为奇数时，一组开关导通，奇电源端对外提供电源，另一组开关断开，偶电源端对外呈高阻状态；反之，当本位和为偶数时，偶电源端对外提供电源，奇电源端对外呈高阻状态，所述的最终本位和产生电路中，当电源互补初始加和电路的奇电源端提供电源时，同或逻辑电路工作，异或逻辑电路呈高阻状态；当电源互补初始加和电路的偶电源端提供电源时，异或逻辑电路工作，同或逻辑电路呈高阻状态。

2.根据权利要求1所述的三加数二进制并行同步的加法器，其特征在于：相同权值位数相加电路提供了2路电源输出端和3个代表同位3个加数中高电平个数的输出端。

3.根据权利要求1所述的三加数二进制并行同步的加法器，其特征在于：进位综合电路引入了一阶进位线和二阶进位线，并受来自机同权值位数相加电路的输出电平控制，当3数之和为“3”时，该位一阶进位线被控接到高电平，该位二阶进行线被控与低位一阶进位线导通；当3数之和为“2”时，该位一阶进位线被控接到低电平，该位一阶进位线被控与低位二阶进位线导通；当3数之和为“1”时，该位二阶进位线被控为低电平，该位一阶进位线被控与低位一阶进位线导通；当3数之和为“0”时，该位二阶进位线被控为低电平，该位一阶进位线被控与低位二阶进位线导通。

4.根据权利要求1或权利要求3所述的三加数二进制并行同步的加法器，其特征在于：进位综合电路中的低位“二阶进位线”和“一阶进位线”与高位的“二阶进位线”和“一阶进位线”之间的导通通路在不同加数状态下都是唯一的，进位综合电路是无反馈和无串忧的。

5.根据权利要求1所述的三加数二进制并行同步的加法器，其特征在于：所述加法器仅需要3个基本门电路的时间，与加数位数无关。