CN1069353A - 预置进位加法器 - Google Patents

Abstract

一次进位加法器，采用了全新的逻辑结构，其主 要特征是有一条可并行控制的一次进位通道，N位 加法器的一次进位通道上设置了N个可并行控制的 开关，其中任意一个开关K_i(i＝0，1，2，…，n-1)都由 相加两数的对应位控制：A_i+B_i＝1，K_i连通， A_i+B_i＝0，K_i断开。

一次进位通道的并行控制方式，使进位信号得以 在导通的通道上从低位向高位连续传送，从而大大缩 短了进位时间，解决了长期以来加法器速度与结构复 杂性的矛盾。

Description

本发明涉及数字计算机运算器的核心部分-加法器。

目前加法器基本分为三类：

一是串行加法器，其结构简单而速度慢（延迟时间与加法器位数成正比）;二是并行（或称超前）进位加法器，速度快而结构复杂（进位链的门数和门的扇入数随位增加呈几何级数增长）;三是串并行进位加法器，采用了前两者的混和结构，使其结构比并行进位加法器简化，但速度也相应降低。例如英特尔公司在中国专利局申请的专利“最佳分区再生先行进位加法器”（专利号：CN87100346A公开日：87.8.19）上述加法器仍是一种串并行加法器，只是采用了不规则的分组方法，使进位传送时间减少25%（见上述专利“摘要”及“说明书”）。

本发明的目的是从根本上解决加法器速度与结构复杂性的矛盾。

本发明重新构造了加法器的逻辑结构，使加法器速度与结构复杂性的矛盾得以彻底解决。

一次进位加法器的逻辑结构如图1所示：

图1中Ki由Ai和Bi控制（i＝0，1，2，…，n-1）

Ai Bi＝1则Ci+1＝Ci（Ki的1端2端相连）

Ai

Bi＝0则Ci+1＝Ai（Ki的1端3端相连）

图1中Ki（i＝0，1，2，…，n-1）所连成的进位通道称为一次进位通道，如图2所示。

相加两数的和Si＝Ai

Bi Ci（i＝0，1，2，…，n-1）分别由两个异或门所连成的求和单元所构成，如图3所示。

两个任意的n位二进制数相加：

设0≤i＜e≤n-1

定义：满足上述条件的第i位到第e位组成的一段为“连续进位段”。

A:    1    0    1    0    0    1    1    0    1    1    1    1    1    0    0    1

B:    0    1    0    0    1    0    0    1    0    0    1    1    0    1    1    0

c    b    a

上面a，b，c段都是“连续进位段”。

由二进制加法的进位规则可知，各“连续进位段”的进位值都相等，且仅取决于该段最低位的加数值，（当该位的最低位为A0，B0，且A0

B0＝1时进位值取决于C0，此时C0相当于该段实际的最低位。）

证明如下：

根据二进制加法进位规则：

Ct+1＝At·Bt+（At

Bt）·Ct（t＝0，1，2-n-1）

根据设定条件：

Aj Bj＝1（j＝i+1，i+2-e）

则有 Ci+2＝Ai+1·Bi+1+（Ai+1

Bi+1）·Ci+1＝Ci+1

同理：Ci+3＝Ci+2

-

Ce+1＝Ce

即：Ci+1＝Ci+2＝-＝Ce＝Ce+1

根据设定条件：

Ai

Bi＝0

有：Ci+1＝Ai·Bi+（Ai Bi）·Ci＝Ai·Bi＝Ai＝Bi

所以    Ai＝Ci+1＝Ci+2＝-＝Ce+1

当 i＝0且A0

B0＝1时

有：C1＝A0·B0+（A0

B0）·C0＝C0

此时：C0＝C1＝C2＝-＝Ce+1

上述论断得以证明。

图1是预置进位加法器最简明的逻辑结构：

图1中Ki由Ai和Bi控制（i＝0，1，2-n-1）

Ai

Bi＝1则Ci+1＝Ci（Ki的1端2端相连）

Ai

Bi＝0则Ci+1＝Ai（Ki的1端3端相连）

图1中Ki（i＝0，1，2-n-1）所连成的进位通道称为预置进位通道，

相加两数的和Si＝Ai

Bi

Ci（i＝0，1，2-n-1）分别由两个异或门所连成的求和单元所构成，如图3所示。

不难看出，图1中Ki（i＝0，1，2-n-1）的控制条件完全满足了各“连续进位段”的进位规则。

由于图1中的开关Ki（i＝0，1，2-n-1）仅受Ai，Bi的控制，而与其他位无关，因此当相加两数并行输入时，K0到Kn-1的所有开关是同时动作的，即从Ai，Bi输入到整个进位通道状态确定，所用的时间与加法器的位数无关。

进位通道状态确定后，各“连续进位段”从最低位到高位的进位是在导通的进位通道上实现的，这一过程中没有任何门或开关的状态变化，因此也不存在由此而引起的进位延时。

由于本加法器进位通道的状态是在相加两数并行输入时同时设置好的，故称为预置进位加法器。

预置进位加法器的各“连续进位段”是同时进位的，完成全部进位所需的时间取决于最长的“连续进位段”。当Ai Bi＝1（i＝0，1，2-n-1）时，整个进位通道成为一个“连续进位段”，这是完成进位所需时间最长的情况，此时从Ai，Bi（包括C0）输入到产生最高进位Cn，所需时间为一级开关延迟加上进位信号在导通的进位通道上的延迟，由于整个加法器集成在一个芯片上，进位通道的长度在几毫米以下，而且是全部导通的，其延迟时间极短，速度可超过并行进位加法器。

图1是本发明的逻辑结构图，用具体的门电路和开关电路代替图中的逻辑门和开关，就构成了实际的预置进位加法器。图1中C0为进位输入，Ai，Bi（i＝0，1，2-n-1）为相加的两个二进制数的输入端，受Ai，Bi控制的Ki（i＝0，1，2-n-1）依次连结成预置进位通道，（Ki控制端未画出，以下分图中再标出。）Ki的1端连结着进位输出端Ci+1，Ki的2端连结着Ki-1的1端，Ki的3端连结着输入端Ai，（i＝0，1，2-n-1），S0，S1-Sn-1，Cn是加法器的结果输出端。

开关Ki（i＝0，1，2-n-1）实现的方法有多种：

例如采用四选一多路开关，如图4所示，该开关逻辑关系如下：

  Ai  Bi  Y  =

  0    0    X1

  0    1    X2

  1    0    X3

  1    1    X4

将X1与X4相连,称为3端,

X2与X3相连,称为2端,

Y称为1端,

则形成开关Ki,满足条件:

Ai

Bi=1 则 1端与2端相连

Ai

Bi=0 则 1端与3端相连

图1中的Ki也可由一个异或门和二选一多路开关构成，如图5所示。该开关逻辑关系如下：

P      Y  =

0      X2

1      X1

控制该开关的异或门可利用部份和Si的第一级.

预置进位通道还可以采用图6所示结构：Ai通过三态门Gi接到Ki的左端，Gi由异或门所控制，该异或门的输入端为Ai，Bi。（i＝0，1，2-n-1）。

图6中：当Ai

Bi＝1时 Ki连通且Gi禁止;

当Ai

Bi＝0时 Ki断开且Gi导通;（i＝0，1，2-n-1）。

图6中的Ki还可由两个并联的开关Ki1和Ki2所构成，如图7所示：

当Ai· Bi＝1时Ki1连通，Ai· Bi＝0时Ki1断开;

当 Ai·Bi＝1时Ki2连通， Ai·Bi＝0时Ki2断开。（i＝0，1，2-n-1）。

将预置进位加法器作为基本单元还可构成其他各种功能器件，例如阵列式乘法器。

传统的阵列式乘法器如图8所示。Si和Ri（i＝0，1，2-n-1）分别为被乘数和乘数各位的输入端。Ti（i＝0，1，2-2n-1）为两数之积的输出端。

传统的N位XN位的阵列式乘法器进位最长的延迟时间达到2nt（t为每级全加器的延迟时间。）其中横向延迟时间为nt。

采用预置进位加法器取代传统阵列式乘法器中的每一行加法器，如图9所示。（图9中标记的含意与图8相同。）预置进位加法器使横向进位的时间大大缩短，从而显著提高乘法器的速度。

Claims (5)

1、一次进位加法器，具有部分和Si(Si=Ai

Bi

Ci，i=0，1，2…)的求和单元，本加法器的特征是具有一条可并行控制的一次进位通道：

n位所述加法器的进位通道是单行的，其上顺序排列着n个开关，其中任意一个开关Ki(i=0，1，2，…，n-1)都由相加两数的对应位Ai，Bi控制，Ai

Bi=1，Ki将该处进位通道连通，Ai

Bi=0则断开，且所有开关是同步动作的；

一次进位通道上依次连结着进位的输入端和输出端。

2、根据权项1的一次进位通道，其特征在于进位输出端Ci+1连接于Ki的左端（i＝0，1，2，…，n-1），如图1所示。

3、根据权项1的一次进位通道，其特征在于进位输入端至少有下述两种连结方式：

一是按图4所示，Ai通过三态门Gi连结于Ki的左端，Ai Bi＝1时Gi禁止，Ai

Bi＝0时Gi导通（i＝0，1，2，…，n-1）;

二是按图2所示，Ai连接于Ki的3端，Ai Bi＝1，Ki的1端2端连通，Ai

Bi＝0，Ki将进位通道断开时，Ki的1端3端连通（i＝0，1，2，…，n-1），进位信号由此输入前向进位通道。

4、根据权项1所述的加法器，其特征在于可集成在一块芯片上。

5、一次进位法器可应用于阵列式乘法器，其特征在于：采用一次进位加法器取代图8中阵列式乘法器的每一行加法器，如图9所示。

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