CN1197331A - 具有低击穿电压的输出缓冲电路 - Google Patents

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Abstract

在本输出缓冲电路中,逻辑电路(1)产生第一和第二数据信号(D1,D2)。电平转换电路(2)接收第一数据信号并产生第三数据信号(D1’)。输出电路(3)包括由低电压和第二高电压供电的第一和第二P沟道MOS晶体管(301,303)及第一和第二N沟道MOS晶体管(302,304),第一和第二P沟道MOS晶体管的栅极分别接收第三数据信号和第二中间电压(VPM),第一和第二N沟道MOS晶体管栅极分别接收数据信号和第三中间电压(VDDL,VNM)。

Description

具有低击穿电压的输出缓冲电路
本发明涉及到一个半导体器件，尤其是涉及到一个该半导体器件的输出缓冲电路。
一个已有技术的输出缓冲电路是由一个用于产生各自具有介于地电平GND和一个高电压VDDL之间电平电压如3V的第一和第二数据信号的逻辑电路，用于转换第一和第二数据信号的高电压电平(＝VDDL)到高电压电平VDDH如5V的电平转换电路，以及一个由地电平GND和高电压VDDH供电的P沟道金属氧化物半导体(MOS)晶体管和N沟道MOS晶体管形成的输出电路等来构成。P沟道MOS晶体管是由阀值第一数据信号控制，N沟道MOS晶体管是由阀值第二数据信号控制。因此，具有地电平GND和高电压VDDH之间电压电平的一个输出信号是从输出电路获得。这将在后面进行详细的描述。
在上述已有技术的输出缓冲电路电压VDDH，它大于包括有控制电路和电平转换电路的内电路的最大电压VDDL，被加在输出电路每个晶体管的栅极和源极(栅极和漏极)之间。因此，如果输出电路的晶体管的击穿电压与内电路的晶体管击穿电压相同，晶体管就被损坏致使半导体器件的可靠性降低。
为了增强半导体器件的可靠性，一种不同与一般内部电路制造工艺的特殊制造工艺在输出电路上实现。例如，输出电路晶体管的栅极氧化硅层做得比内部电路晶体管的厚一些，可是这增加了制造成本。
本发明的目的是提供一种包括一个具有低击穿电压输出电路的输出缓冲电路，这可以减少制造成本。
根据本发明，在输出缓冲电路中，一个逻辑电路产生各自具有介于一个低电压和一个第一高电压之间电平电压的第一和第二数据信号。一个电平转换电路接收该第一数据信号并产生具有介于第一中间电压和第二高电压之间而比该第一电压高的电压的第三数据信号。一个输出电路包括由低电压和第二高电压供电的第一和第二P沟道MOS晶体管及第一和第二N沟道MOS晶体管，其中第一P沟道MOS晶体管栅极接收第三数据信号，第二P沟道MOS晶体管栅极接收介于低电压和第二高电压之间的第二中间电压，第一N沟道MOS晶体管栅极接收数据信号，第二N沟道MOS晶体管栅极接收第三中间电压。
输出电路的每个晶体管的源—栅(栅—漏)电压小于该低电压和该第二高电压之间的差。
通过参照附图与已有的技术对比，并通过下面的描述将能更清楚地了解本发明。
图1是一个已有技术的输出缓冲电路的电路图；
图2是显示图1电路的信号之间关系的表格；
图3是一个根据本发明的输出缓冲电路第一实施例电路图；
图4是显示图3电路的信号之间关系的表格；
图5是显示图3的电路工作时序图；
图6是一个根据本发明的输出缓冲电路第二实施例的电路图；及
图7是显示图6电路的信号之间的关系表格；
在最佳实施例的描述之前将参照图1和图2先对一个已有技术输出缓冲器电路给以描述。
在图1中，参考编号100指示一个用于根据输入数据信号Din产生输出信号D1和D2的控制电路。该控制电路100由一个允许信号EN控制。控制电路100包括一个用于接收允许信号EN的反向器101，一个用于接收输入数据信号Din和允许信号EN而产生一数据信号D1的NAND(与非门)电路102，以及一个用于接收输入数据信号Din和反向器101的输出信号而产生一数据信号D2的NOR(或非门)电路103。
控制电路100由一个如3V的电源电压VDDL供电。在这种情况下，如图2所示，当允许信号EN是低电平(＝0V)时，不管输入数据信号Din是什么，数据信号D1和D2分别是VDDL和0V。另一方面，如图2所示，当允许信号EN是高电平(＝VDDL)而输入数据信号Din是低电平(＝0V)时，数据信号D1和D2都是VDDL，而当允许信号EN是高电平(＝VDDL)和输入数据信号Din是高电平(＝VDDL)时，数据信号D1和D2都是0V。
一个电平转换电路200被提供去接收控制电路100的数据信号D1。即，数据信号D1的高电平(＝VDDL)被电平转换电路200拉到电源电压VDDH如5V。电平转换电路200包括交叉耦合P沟道MOS晶体管201和202，开关N沟道MOS晶体管203和204，及反向器205和206。该电平转换电路200由电源电压VDDH供电。
当数据信号D1是低电平(＝0V)时，晶体管203和204分别转换到OFF(关断)和ON(导通)。结果节点N201和N202分别是较高电平和较低电平，致使晶体管201和202分别转换到导通和关断。因此，节点202的电压变成VDDH，而数据信号D1’成为0V。
另一方面，当数据信号D1是低电平(＝0V)时，晶体管203和204分别转换到导通和关断。结果，节点N201和N202分别是低电平和高电平，致使晶体管201和202分别转换到关断和导通。因此，节点N202的电压变成VDDH，而数据信号D1’成为VDDH。
再者，一个电平转换电路200’被提供去接收控制电路100的数据信号D2以产生一个数据信号D2’。电平转换电路200’与电平转换电路200有同样的结构。所以，当数据信号D2是低电平(＝0V)时，数据信号D2’是低电平(＝0V)，而当数据信号D2是高电平(＝VDDL)时，数据信号D2’是高电平(VDDH)。
因此，数据信号D1和D2与数据信号D1’和D2’之间的关系如图2所示，高电平电压VDDL转换高电平电压到VDDH。
一个输出电路300接收数据信号D1’和D2’而后在输出端产生一个输出数据信号Dout。该输出电路300包括一个P沟道MOS晶体管301和一个N沟道MOS晶体管302。
输出电路300由电源电压VDDH供电。因此，当数据信号D1’和D2’分别是高电平(＝VDDH)和地电平(＝0V)时，输出数据信号Dout是高阻状态。当数据信号D1’和D2’两者都是高电平(＝VDDH)时，输出数据信号Dout是低电平(＝0V)，而当数据信号D1’和D2’两者都是低电平(＝0V)时，输出数据信号Dout是高电平(＝VDDH)。
允许信号EN，输入数据信号Din和输出数据信号Dout之间的关系如图2所示。
在图1的输出缓冲电路中，注意到一种(D1’，D2’)＝(0V，VDDH)的状态从未发生，以致晶体管301和302从未同时转换为导通状态。
在图1的输出缓冲电路中，一个比包括控制电路100和电平转换电路200及300在内的内部电路的最大电压VDDL高的电压VDDH被加在晶体管301和302各自的栅极和源极(栅极和漏极)之间。因此，如果晶体管301和302具有与内部电路的晶体管相同的击穿电压，那么晶体管301和302就被损坏致使半导体器件的可靠性降低。
在已有技术的半导体器件中，为了增强半导体器件的可靠性，一种不同于一般内部电路制造工艺的特殊制造工艺在输出电路300上实现。例如，晶体管301和302的栅极氧化硅层做得比内部电路晶体管的厚一些，可是这增加了制造成本。
在图3中，图解描述了本发明的第一实施例，输出缓冲电路由一个控制电路1，电平转换电路2，输出电路3和中间电压产生电路4构成。
控制电路1具有图1的控制电路100同样的结构。这就是说，控制电路1产生数据信号D1和D2，致使数据信号D1加到电平转换电路2而数据信号D2直接加到输出电路3。
中间电压产生电路4产生一个中间电压VPM并传送该电压到电平转换电路2和输出电路3。
中间电压产生电路4是由位于电源电压VDDH一边的一组串联的P沟道MOS晶体管401到405，一个电阻406和一个P沟道MOS晶体管407构成。在这种情况下，晶体管401，402和403是二极管型连接，而晶体管404和405是短路的。还有，中间电压产生电路4是由位于电源电压VDDL一边的一个非掺杂N沟道MOS晶体管408和N沟道MOS晶体管409构成。晶体管408的栅极由晶体管405和电阻406之间的节点N401的电压控制，此电压是
        VDDH-3|Vthp|
其中Vthp是P沟道MOS晶体管的阀值电压。
还有，晶体管407和409形成一个电流镜像电路。
再者，一个N沟道MOS晶体管410连接在晶体管407和409的源极和地接线端GND之间，并且由经过反向器411的控制信号ST控制。因此，在等待状态或其它状态(ST＝“1”(＝VDDL))，晶体管410为关断状态，这样减少了功率消耗。
中间电压VPM来源于晶体管408和409之间的节点N402。中间电压VPM与节点N401的电压相同，即，
     VPM＝VDDH-3|Vthp|
在这种情况下，中间电压VPM随电压VDDH变化而变，并且满足下面公式：
     VDDL≥VPM≥VDDH-3|Vthp     (1)
     其中VDDL≥VDDH-3|Vthp|
注意，如果节点N403和N404之间的连接断开，晶体管404是二极管型连接，因此公式(1)由下面的公式替换
     VDDL≥VPM≥VDDH-4|Vthp|    (2)
此外，如果节点N405和N406之间的连接断开，晶体管405是二极管型连接，因此公式(2)由下面的公式替换
     VDDL≥VPM≥VDDH-5|Vthp|    (3)
因此，中间电压VPM能够用激光修整或其它方法断开晶体管404(405)源-栅之间的连接来调节。
另一方面，电源电压VDDL作为另一个中间电压加到电平转换电路2和输出电路3。
电平转换电路2是由改动图1中的电平转换电路200而形成的。注意，图1中的电平转换电路200’没有提供。
这就是，在电平转换电路2中，由中间电压VPM控制的P沟道MOS晶体管207和208以及由中间电压VDDL控制的N沟道MOS晶体管209和210被加到图1中电平转换电路200的元件中。晶体管207和209以串联的形式连接在晶体管201和203之间，而晶体管208和210以串联的形式连接在晶体管202和204之间。还有，电平转换电路2由电源电压VDDH供电。
当数据信号D1是低电平(＝0V)时，晶体管203和204分别为关断和导通。结果节点N203和N204分别是较高电平和较低电平。在这种情况下，因为晶体管209的栅极电压是固定在VDDL，所以节点203的电压增加到
                VDDL-Vthn
其中Vthn是N沟道MOS晶体管的一个阀值电压。还有，节点N204的电压变成0V，因此节点N202的电压就成为低电平。结果，晶体管201转换到导通而增加节点N201的电压，因此关断晶体管202。在这种情况下，因为晶体管202的栅极电压是固定在VPM，所以节点N202的电压减少到
                VPM+|Vthp|
另一方面，当数据信号D1是高电平(＝VDDL)时，晶体管203和204分别为导通和关断。结果，节点N203和N204分别是较低电平和较高电平。在这种情况下，因为晶体管210的栅极电压是固定在VDDL，所以节点N204的电压增加到
                VDDL-Vthn
再者，节点N203的电压变成0V，因此节点N201的电压就成为低电平。结果，晶体管202转换到为导通从而增加节点N202的电压，因此开启晶体管202。因此，节点N202的电压增加到
                   VDDH
所以，如图4所示的，数据信号D1的低电平(＝0V)变换到数据信号D1’的低电平(＝VPM+|Vthp|)，而数据信号D1的高电平(＝VDDL)变换到数据信号D1’的高电平(＝VDDH)。
输出电路3除了图1所示输出电路300的晶体管301和晶体管302还包括一个P沟道MOS晶体管303和一个N沟道MOS晶体管304。
数据信号D1’加到晶体管301的栅极，而中间电压VPM加到晶体管303的栅极。另一方面，数据信号D2加到晶体管302的栅极，而电压VDDL加到晶体管304的栅极。输出端OUT连接到晶体管303和304之间的一个节点。
当允许信号EN是低电平(＝0V)时，VDDH，0V，VPM和VDDL分别加到晶体管301，302，303和304的栅极。结果晶体管301和302两者被关断，以致输出信号Dout如图4所示处于和节点N301及N302一样的高阻状态(状态I)。
当允许信号EN是高电平(＝VDDL)和输入数据信号Din是低电平(＝0V)时，VDDH，VDDL，VPM和VDDL分别加到晶体管301，302，303和304的栅极。结果晶体管301和302分别转换到关断和导通，以致输出信号Dout如节点N302电压一样地降至0V，然而，节点N301的电压降至VPM—|Vthp|，如图4所示(状态II)。在这种情况下，晶体管301的源—栅电压和栅—漏电压是
    0V                    (4)
    VDDH-VPM-|Vthp|    (5)再者，晶体管303的源—栅电压和栅—漏电压是
     |Vthp|    (6)
     VPM       (7)
电压值(4)，(5)，(6)和(7)中的任何一个都小于VDDH。
当允许信号EN是高电平(＝VDDL)和输入数据信号Din是高电平(＝VDDL)时，VPM+|Vthp|，OV，VPM和VDDL分别加到晶体管301，302，303和304的栅极。结果晶体管301和302分别转换到关断和导通，以致输出信号Dout如节点N301电压一样地增加到VDDH，然而，节点N302的电压增加到VDDL-Vthn，如图4所示(状态III)。在这种情况下，晶体管302的源—栅电压和栅—漏电压是
     0V             (8)
     VDDL-Vthn    (9)再者，晶体管304的源—栅电压和栅—漏电压是
     Vthn          (10)
     VDDH-VDDL    (11)
电压值(8)，(9)，(10)和(11)中的任何一个都小于VDDH。
因此，输出电路3的晶体管301到304都有如包括控制电路1，电平转换电路2和中间电压产生电路4在内的内部电路一样的击穿电压。例如，输出电路3的栅极氧化硅层可以和内部电路的一样。
如图5所示，这是一个显示图3输出缓冲器电路的工作时序图，图4的状态II发生在时间t1到t2，图4的状态III发生在时间t2到t3，以及状态I从时间t3开始。
在图6中，图解描述了本发明的第二实施例，中间电压产生电路5被加入到图3输出缓冲器电路的元件中。这就是，中间电压产生电路5产生一个中间电压VNM代替图3的中间电压VDDL并且传送该电压到电平转换电路2和输出电路3。
中间电压产生电路5是由一组串联的N沟道MOS晶体管501到506，一个电阻507和一个由等待信号ST控制的N沟道MOS晶体管508构成在电源电压VDDL和地电平GND之间。在这种情况下，晶体管501，502，503和504是二极管型连接，而晶体管505和506是短路的。因此中间电压VNM是4·Vthn。
注意，如果节点N501和N502之间的连接断开，晶体管505是二极管型连接，因此中间电压VNM是5·Vthn。如果节点N503和N504之间的连接断开，晶体管506是二极管型连接，而中间电压VNM是6·Vthn。
所以，中间电压VNM能够用激光修整或其它方法断开晶体管505(506)源—栅之间的连接来调节。
图6输出缓冲电路的工作实质上是与图3的电路一样的，如图7所示。在图7中，注意，节点N302的电压在状态III是VNM-Vthn。
如上所述，根据本发明，因为加到输出缓冲电路的每个晶体管源—栅(栅—漏)的电压是降低的，所以该输出缓冲电路可以与内部电路同步制造而不需要特殊的制造步骤，这样能够降低制造成本。

Claims (9)

1.一种输出缓冲电路，其特征在于包括：
一个作为低电压(GND)的低电源端；
一个作为比所述低电压高的第一高电压(VDDL)的第一高电源端；
一个作为比所述第一高电压高的第二高电压(VDDH)的第二高电源端；
一个输出端(OUT)；
一个用于产生第一和第二数据信号(D1，D2)的逻辑电路(1)，每个数据信号具有一个在所述低电压和高电压之间的电压电平；
一个电平转换电路(2)，连接到所述逻辑电路，用于接收所述第一数据信号并且产生一个具有在第一中间电压(VPM+|Vthp|)和所述第二高电压之间的一电压的第三数据信号(D1’)；以及
一个包括以串联形式接在所述第二电源端和输出端之间的第一和第二P沟道MOS晶体管(301，303)以及以串联形式接在所述低电源端和输出端之间的第一和第二N沟道MOS晶体管(302，304)，其中
所述的第一P沟道MOS晶体管的栅极接收所述第三数据信号，
所述的第二P沟道MOS晶体管的栅极接收在所述低电压和所述第二高电压之间的第二中间电压(VPM)，
所述第一N沟道MOS晶体管的栅极接收所述第二数据信号，
所述第二N沟道MOS晶体管的栅极接收所述第三中间电压(VDDL，VNM)。
2.根据权力要求1所述的输出缓冲电路，其特征在于，还包括一个用于产生所述第二中间电压的第一中间电压产生电路(4)，所述第一中间电压产生电路包括一串联连接在所述低电源端和第二高电源端之间二极管型连接的P沟道MOS晶体管(401，402，403)并且产生一个作为所述第二中间电压的电压VPM为：
         VPM＝VDDH-m|Vthp|
其中VDDH是所述第二高电压，
Vthp是所述二极管型连接的P沟道MOS晶体管的阀值电压，
m是所述二极管型连接P沟道MOS晶体管的数目。
3.根据权力要求2所述的输出缓冲电路，其特征在于所述二极管型连接的P沟道MOS晶体管的数目是可变的。
4.根据权力要求2所述的输出缓冲电路，其特征在于所述第一中间电压产生电路还包括一个开关(410)，连接在所述二极管型连接的P沟道MOS晶体管和所述的低电源端之间用于接通和关断所述第一中间电压产生电路。
5.根据权力要求1所述的输出缓冲电路，其特征在于所述第三中间电压等于所述第一高电压。
6.根据权力要求1所述的输出缓冲电路，其特征在于还包括一个用于产生所述第三中间电压的第二中间电压产生电路(5)，
所述第二中间电压产生电路包括一串联连接在所述低电源端和第一高电源端之间二极管型连接的N沟道MOS晶体管(501，502，503，504)并且产生一个作为所述第三中间电压的电压VNM为：
             VNM＝n·Vthn
其中Vthn是所述二极管型连接的N沟道MOS晶体管的阀值电压，n是所述二极管型连接的N沟道MOS晶体管的数目。
7.根据权力要求6所述的输出缓冲电路，其特征在于所述二极管型连接的N沟道MOS晶体管的数目是可变的。
8.根据权力要求2所述的输出缓冲电路，其特征在于所述第一中间电压产生电路还包括一个开关(508)，连接在所述二极管型连接的N沟道MOS晶体管和所述的低电源端之间，用于接通和关断所述第二中间电压产生电路。
9.根据权力要求1所述的输出缓冲电路，其特征在于所述电平转换电路包括：
彼此交叉耦合并连接到所述第二高电源端的第三和第四P沟道MOS晶体管(201，202)，所述第三和第四P沟道MOS晶体管之一的漏极产生所述第一中间电压；
分别连接到所述第三和第四P沟道MOS晶体管的第五和第六P沟道MOS晶体管(207，208)，并且由所述第三中间电压控制；
连接到所述低电源端的第三和第四N沟道MOS晶体管(203，204)，所述第三N沟道MOS晶体管由所述第一数据信号控制，所述第四N沟道MOS晶体管由所述第一数据信号的反向的信号控制；
一个第五N沟道MOS晶体管(209)，其接在所述第五P沟道MOS晶体管和所述第三N沟道MOS晶体管之间并且由所述第三中间电压控制；以及
一个第六N沟道MOS晶体管(210)，其接在所述第六P沟道MOS晶体管和所述第三N沟道MOS晶体管之间并且由所述第三中间电压控制。
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