JP4772480B2 - 半導体集積装置 - Google Patents

Description

本発明は、半導体集積装置に関するもので、特に、少なくとも２種類以上の電源を使用する多電源マイクロコンピュータ（以下、マイコンと略記する）システムに関する。

従来より、多種類の電源を使用する多電源マイコンシステムが知られている。特に、２種類の電源（ＶＤＤＨ，ＶＤＤＬ）を使用する多電源マイコンシステムにおいては、内部電源（低電位電源出力）ＶＤＤＬの低下が種々の不良モードを招く要因となっていた。

より具体的には、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）およびレベルシフタ回路などに低電位電源（ＶＤＤＬ）を使用し、上記レベルシフタ回路および周辺ＰＯＲＴ回路などに高電位電源（ＶＤＤＨ）を使用するシステムの場合、低電位電源出力（ＶＤＤＬ）の電位降下モード時（たとえば、図５（ｂ）のＴ１ｂ期間参照）、電位瞬断モード時（たとえば、図５（ｂ）のＴ２ｂ期間参照）、または、低電位電源ＬＯＷ（ＶＳＳ）固定化（ＣＰＵコアレス）モード時（たとえば、図５（ｂ）のＴ３ｂ期間参照）において、周辺ＰＯＲＴ回路のＩ／Ｏ（入出力）ポート出力端子の出力が不定状態となる。その結果、高電位電源（ＶＤＤＨ）と接地電位電源（ＶＳＳ）との間に過大な貫通電流（ＩＶＤＤＨ）ＴＡ，ＴＢ，ＴＣが流れ、デバイスの破壊およびボンディングワイヤ切れなどの問題が発生していた。

たとえば、低電位電源出力（ＶＤＤＬ）の電位降下がトランジスタの非動作領域にまで達した場合には、ＣＰＵの内部データが不定状態となり、ＣＰＵの出力も不定状態に遷移する。これにより、ＣＰＵにつながるレベルシフタ回路の出力が不定状態になるとともに、このレベルシフタ回路の出力が供給されるＩ／Ｏポート出力端子の出力が不定状態となる。その結果、高電位電源（ＶＤＤＨ）と接地電位電源（ＶＳＳ）との間に過大な貫通電流（ＩＶＤＤＨ）ＴＡが流れ、これがデバイスの破壊およびボンディングワイヤ切れなどを発生させる。

一方、たとえば低電位電源出力（ＶＤＤＬ）が瞬断した場合には、ＣＰＵの内部回路出力がフローティング状態となり、ＣＰＵの出力が不定状態に遷移する。これにより、レベルシフタ回路の出力が不定状態となるとともに、Ｉ／Ｏポート出力端子の出力が不定状態となる。その結果、高電位電源（ＶＤＤＨ）と接地電位電源（ＶＳＳ）との間に過大な貫通電流（ＩＶＤＤＨ）ＴＢが流れ、これがデバイスの破壊およびボンディングワイヤ切れなどを発生させる。

また、テストモードにおいて、たとえば低電位電源出力（ＶＤＤＬ）をＬＯＷ（ＶＳＳ）レベルに固定化した場合には、ＣＰＵの内部回路出力がＶＳＳレベル固定状態となり、ＣＰＵの出力がＶＳＳレベル固定状態に遷移する。これにより、レベルシフタ回路が正常に動作できなくなり、レベルシフタ回路の出力が不定状態となるとともに、Ｉ／Ｏポート出力端子の出力が不定状態となる。その結果、高電位電源（ＶＤＤＨ）と接地電位電源（ＶＳＳ）との間に過大な貫通電流（ＩＶＤＤＨ）ＴＣが流れ、これがデバイスの破壊およびボンディングワイヤ切れなどを発生させる。

上記したように、従来の多電源マイコンシステムにおいては、低電位電源出力（ＶＤＤＬ）の電位降下モード時、電位瞬断モード時、または、低電位電源ＬＯＷ（ＶＳＳ）固定化（ＣＰＵコアレス）モード時に、レベルシフタ回路の出力が不定状態となるため、高電位電源（ＶＤＤＨ）と接地電位電源（ＶＳＳ）との間に過大な貫通電流（ＩＶＤＤＨ）が流れ、これがデバイスの破壊およびボンディングワイヤ切れを発生させるという問題があった。

なお、本発明に関連した先行技術として、多電源のマイコンの出力回路インターフェイスで用いるレベルシフト回路に電源スイッチを設け、それをＶＤＤＨレベルの制御信号（電源遮断制御信号、電源立ち上げ制御信号）により制御することによって、出力回路インターフェイスでの不要な貫通電流を抑えるようにしたものが既に提案されている（たとえば、特許文献１参照）。
特開２００３−２８８３３１号公報

本発明は、上記の問題点を解決すべくなされたもので、高電位電源と接地電位電源との間に過大な貫通電流が流れるのを抑制でき、デバイスの破壊およびボンディングワイヤ切れを防止することが可能な半導体集積装置を提供することを目的とする。

実施形態に係る半導体集積装置は、低電位電源端子と接地電位電源端子とに接続され、前記低電位電源端子を介して低電位電源出力が外部から供給される制御回路部と、
前記低電位電源出力よりも高い高電位電源出力が外部から供給される高電位電源端子と前記接地電位電源端子とに接続され、制御データによって出力レベルが制御される出力回路部と、テスト端子を有すると共に、前記低電位電源端子に接続され、前記低電位電源出力の低下を検出する検出回路部と、前記制御回路部と前記出力回路部との間に設けられ、前記検出回路部の検出出力にしたがって、前記出力回路部の前記出力レベルを制御するレベルシフタ回路とを具備し、前記検出回路部は、前記低電位電源出力が規定値以下にまで低下し、または、前記テスト端子へのテスト信号入力によって、出力が低いレベルとなるＮＯＲ回路を有し、前記レベルシフタ回路は、前記高電位電源出力が供給される、第１，第２のＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタを含む交差結合回路、前記交差結合回路を負荷とする、第１，第２のＮチャネルＭＯＳトランジスタを含む増幅回路、前記交差結合回路と接地電位との間のパスをオン／オフするために、前記増幅回路に直列に接続された、前記検出回路部の検出出力に応じて制御される、第３，第４のＮチャネルＭＯＳトランジスタを含むスイッチ、及び前記第３，第４のＮチャネルＭＯＳトランジスタのカットオフにより、前記出力回路部の前記出力レベルが、前記低電位電源出力が低下する前の状態を維持するように制御するための前記制御データを保持する容量素子を有する。

上記の構成により、低電位電源出力の低下時でもＩ／Ｏポート出力端子より安定した出力を得ることが可能となるため、高電位電源と接地電位電源との間に過大な貫通電流が流れるのを抑制でき、デバイスの破壊およびボンディングワイヤ切れを防止することが可能な半導体集積装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、多電源マイコンシステム（半導体集積装置）の基本構成を示すものである。ここでは、高電位電源出力を３Ｖ、低電位電源出力を１．５Ｖとした場合について説明する。

すなわち、この多電源マイコンシステムは、たとえば、第１の電位が供給される低電位電源（ＶＤＤＬ）端子１１、第１の電位よりも高い第２の電位が供給される高電位電源（ＶＤＤＨ）端子１２、接地電位が供給される接地電位電源（ＶＳＳ）端子１３、クロック（ＣＬＫ）端子１４、割り込み要因（ＩＮＴ）端子１５、システムリセット（ＲＳＴＶ）端子１６、スタンバイモード（ＳＴＢ）端子１７、テスト（ＴＥＳＴ）端子１８、Ｉ／Ｏ（入出力）ポート出力端子（Ｐ０〜Ｐｎ）１９、ＣＰＵ（制御回路部）２０、システムクロック生成回路（ＣＧ）２１、割り込み＆リセット制御回路（ＣＮＴ）２２、検出回路部としての低電位電源＆テストモード検出回路（ＣＮＴＲＯＬ）２３、レベルシフタ回路（ＬＳＴ−ＮＥＷ）２４、および、出力回路部としての周辺ＰＯＲＴ回路（Ｉ／Ｏ ＰＯＲＴ）２５などを備えている。

システムクロック生成回路２１にはクロック端子１４が接続されるとともに、高電位電源端子１２および接地電位電源端子１３が接続されている。このシステムクロック生成回路２１は３Ｖの高電位電源出力（ＶＤＤＨ）によって動作し、クロック端子１４より供給される基準クロックＣＬＫをもとに内部クロックＣＫを生成するとともに、その生成した内部クロックＣＫをＣＰＵ２０に供給する。

割り込み＆リセット制御回路２２には、割り込み要因端子１５およびシステムリセット端子１６などが接続されるとともに、高電位電源端子１２および接地電位電源端子１３が接続されている。この割り込み＆リセット制御回路２２は３Ｖの高電位電源出力（ＶＤＤＨ）によって動作し、割り込み要因端子１５への入力にともなってＣＰＵ２０に割り込み信号ＩＮＴＮを供給するとともに、システムリセット端子１６への入力にともなってＣＰＵ２０にリセット信号ＲＳＴＶＮを供給する。

ＣＰＵ２０には、内部クロックＣＫの入力端子、割り込み信号ＩＮＴＮの入力端子、リセット信号ＲＳＴＶＮの入力端子、および、出力端子Ｏ０〜Ｏｎが設けられている。また、このＣＰＵ２０には、低電位電源端子１１および接地電位電源端子１３が接続されている。このＣＰＵ２０は１．５Ｖの低電位電源出力（ＶＤＤＬ）によって動作し、そのＣＰＵ出力を上記出力端子Ｏ０〜Ｏｎよりレベルシフタ回路２４に供給する。

レベルシフタ回路２４には、ＣＰＵ２０の出力端子Ｏ０〜Ｏｎ、高電位電源端子１２および接地電位電源端子１３が接続されるとともに、出力端子ＯＴ０〜ＯＴｎが設けられている。このレベルシフタ回路２４は３Ｖの高電位電源出力（ＶＤＤＨ）によって動作し、ＣＰＵ２０からの出力の信号レベルを周辺ＰＯＲＴ回路２５の出力レベルに応じてシフトさせた後、それを出力端子ＯＴ０〜ＯＴｎより周辺ＰＯＲＴ回路２５に出力する。

また、レベルシフタ回路２４には、低電位電源端子１１が接続されるとともに、低電位電源＆テストモード検出回路２３の出力（ＣＬＲＶ）端子が接続されている。たとえば、このレベルシフタ回路２４は、低電位電源出力（ＶＤＤＬ）の電位降下モード時に、周辺ＰＯＲＴ回路２５の出力レベルが、低電位電源出力（ＶＤＤＬ）が低下する前の状態を維持するように制御するための、制御データ（レベルシフト電位）を保持する保持回路（詳細については、後述する）を備えている。

周辺ＰＯＲＴ回路２５には、レベルシフタ回路２４の出力端子ＯＴ０〜ＯＴｎ、および、上記Ｉ／Ｏポート出力端子１９が接続されるとともに、高電位電源端子１２および接地電位電源端子１３が接続されている。この周辺ＰＯＲＴ回路２５は３Ｖの高電位電源出力（ＶＤＤＨ）によって動作し、上記レベルシフタ回路２４を介して、ＣＰＵ２０から供給される出力をＩ／Ｏポート出力端子１９より出力させるものであって、低電位電源出力（ＶＤＤＬ）の低下モード時にも、低電位電源出力（ＶＤＤＬ）が低下する前の出力レベルにより出力できるように構成されている。

低電位電源＆テストモード検出回路２３には、低電位電源端子１１、高電位電源端子１２および接地電位電源端子１３が接続されるとともに、レベルシフタ回路２４につながる出力端子が設けられている。この低電位電源＆テストモード検出回路２３は３Ｖの高電位電源出力（ＶＤＤＨ）によって動作し、低電位電源出力（ＶＤＤＬ）の低下、たとえば所定の低電位電源出力の電位降下状態および電位瞬断状態を検出するとともに、その検出出力（ＣＬＲＶ）を上記レベルシフタ回路２４に出力する。

なお、本実施形態の場合、低電位電源＆テストモード検出回路２３には、さらに、スタンバイモード時に低消費電流モードをセットするためのスタンバイモード端子１７、および、低電位電源ＬＯＷ（ＶＳＳ）固定化（ＣＰＵコアレス）モード状態を設定するための、テスト信号入力端子であるテスト端子１８が接続されている。

図２は、上記した多電源マイコンシステムにおける低電位電源＆テストモード検出回路２３の構成例を示すものである。本実施形態の場合、低電位電源端子１１には、抵抗ＲＤ１を介して、ＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＮＤ１のドレインが接続されている。このＮチャネルＭＯＳトランジスタのソースは接地されるとともに、バックゲートに接続されている。ＮチャネルＭＯＳトランジスタのゲートは、インバータ回路ＤＩＮＶ１の出力端に接続されている。このインバータ回路ＤＩＮＶ１の入力端には、上記スタンバイモード端子１７が接続されている。

また、本実施形態において、抵抗ＲＤ１とＮチャネルＭＯＳトランジスタＮＤ１のドレインとの接続点（ノードＬＤ１）には、インバータ回路ＤＩＮＶ２の入力端が接続されている。このインバータ回路ＤＩＮＶ２の出力端は、ＮＯＲ回路ＤＮＲ１の一方の入力端に接続されている。ＮＯＲ回路ＤＮＲ１の他方の入力端には、上記テスト端子１８が接続されている。そして、ＮＯＲ回路ＤＮＲ１の出力端は、検出出力（ＣＬＲＶ）をレベルシフタ回路２４に出力するための出力端子（ＯＵＴ）３１に接続されている。

なお、上記インバータ回路ＤＩＮＶ１，ＤＩＮＶ２および上記ＮＯＲ回路ＤＮＲ１には高電位電源端子１２が接続されており、この高電位電源端子１２から３Ｖの高電位電源出力（ＶＤＤＨ）が供給されている。

このような構成とした場合、低電位電源出力（ＶＤＤＬ）の電位降下モード時、電位瞬断モード時、および、低電位電源ＬＯＷ（ＶＳＳ）固定化モード時に、それぞれ、出力端子３１よりロウ（ＬＯＷ）レベルの検出出力（ＣＬＲＶ）がレベルシフタ回路２４に出力される。すなわち、低電位電源出力（ＶＤＤＬ）の低下にともなって、たとえば、ノードＬＤ１の電位がインバータ回路ＤＩＮＶ２のしきい値よりも下がると、ＮＯＲ回路ＤＮＲ１の出力である検出出力（ＣＬＲＶ）がロウレベルとなる。また、テスト端子１８よりテスト信号（ハイレベル）が入力されると、ＮＯＲ回路ＤＮＲ１の一方の入力端への入力にかかわらず、ＮＯＲ回路ＤＮＲ１の出力である検出出力（ＣＬＲＶ）がロウレベルとなる。

なお、スタンバイモード時に、スタンバイモード端子１７より制御信号（ロウレベル）が入力されると、ＮチャネルＭＯＳトランジスタＮＤ１がオン状態となって、低電位電源＆テストモード検出回路２３は低消費電流モードとなる。

図３は、上記した多電源マイコンシステムにおけるレベルシフタ回路２４の構成例を示すものである。ここでは、上記制御データを保持するための保持回路を、容量素子を用いて構成するようにした場合について説明する。

すなわち、本実施形態のレベルシフタ回路２４には、たとえば図３に示すように、ＣＰＵ２０の出力端子Ｏ０〜Ｏｎからの出力を取り込むための入力端子（ＩＮ）３２が設けられている。この入力端子３２には、インバータ回路ＩＮＶ１の入力端が接続されている。インバータ回路ＩＮＶ１の出力端（反転信号ＣＴＮの出力側）は、インバータ回路ＩＮＶ２の入力端およびＮチャネルＭＯＳトランジスタＮ１Ｎのゲートに接続されている。インバータ回路ＩＮＶ２の出力端（反転信号ＣＴＶＮの出力側）は、ＮチャネルＭＯＳトランジスタＮ２Ｎのゲートに接続されている。

なお、上記インバータ回路ＩＮＶ１，ＩＮＶ２には低電位電源端子１１が接続されており、この低電位電源端子１１を介して、１．５Ｖの低電位電源出力（ＶＤＤＬ）が供給されている。

一方、高電位電源端子１２には、それぞれ、ＰチャネルＭＯＳトランジスタＰ１Ｎ，Ｐ２Ｎのソースおよびバックゲートが接続されている。また、高電位電源端子１２にはインバータ回路ＩＮＶ３が接続されており、この高電位電源端子１２を介して、３Ｖの高電位電源出力（ＶＤＤＨ）が供給されている。このインバータ回路ＩＮＶ３の出力端は、上記出力端子ＯＴ０〜ＯＴｎに対応する出力端子（ＯＵＴ）３３に接続されている。

さらに、本実施形態のレベルシフタ回路２４には、低電位電源＆テストモード検出回路２３の出力（検出出力ＣＬＲＶ）が供給される入力端子（ＣＬＲＶ）３４が設けられている。この入力端子３４には、それぞれ、ＮチャネルＭＯＳトランジスタＮ３Ｎ，Ｎ４Ｎのゲートが接続されている。つまり、上記ＰチャネルＭＯＳトランジスタＰ２Ｎのゲートは、ＰチャネルＭＯＳトランジスタＰ１Ｎのドレイン、ＮチャネルＭＯＳトランジスタＮ３Ｎのドレイン、および、容量素子Ｃ１の一方の電極に接続されている。容量素子Ｃ１の他方の電極は、ＮチャネルＭＯＳトランジスタＮ１Ｎ，Ｎ３Ｎの各バックゲート、および、ＮチャネルＭＯＳトランジスタＮ１Ｎのソースに、それぞれ接続されている。ＮチャネルＭＯＳトランジスタＮ１Ｎのソースは接地（または、接地電位電源端子１３に接続）され、ドレインはＮチャネルＭＯＳトランジスタＮ３Ｎのドレインに接続されている。

一方、上記ＰチャネルＭＯＳトランジスタＰ１Ｎのゲートは、ＰチャネルＭＯＳトランジスタＰ２Ｎのドレイン、ＮチャネルＭＯＳトランジスタＮ４Ｎのドレイン、インバータ回路ＩＮＶ３の入力端、および、容量素子Ｃ２の一方の電極に接続されている。容量素子Ｃ１，Ｃ２は、たとえばＭＯＳゲート容量または接合容量などを用いて構成され、容量ｃ（Ｃ１＝Ｃ２）が同一とされている。容量素子Ｃ２の他方の電極は、接地されたＮチャネルＭＯＳトランジスタＮ４Ｎのバックゲートに接続されている。ＮチャネルＭＯＳトランジスタＮ４Ｎのソースは、ＮチャネルＭＯＳトランジスタＮ２Ｎのドレインに接続されている。ＮチャネルＭＯＳトランジスタＮ２Ｎのソースはバックゲートに接続されるとともに、接地されている。

このような構成とした場合、上記低電位電源＆テストモード検出回路２３によって低電位電源出力（ＶＤＤＬ）の低下が検出される、つまり検出出力（ＣＬＲＶ）がロウレベルになると、レベルシフタ回路２４では、ＮチャネルＭＯＳトランジスタＮ３Ｎ，Ｎ４Ｎがカットオフする。これにより、周辺ＰＯＲＴ回路２５の出力レベルが、低電位電源出力（ＶＤＤＬ）が低下する前の状態を維持するように制御するための、制御データとしての電荷（安定した“０”または“１”レベル）が、容量素子Ｃ１，Ｃ２によって保持される。ゆえに、低電位電源出力（ＶＤＤＬ）の低下時にも、Ｉ／Ｏポート出力端子１９より信号レベルの安定した出力を得ることが可能となる。

すなわち、入力端子３２に供給されるＣＰＵ２０の出力端子Ｏ０〜Ｏｎからの出力を、ＰＭＯＳ交差結合回路（Ｐ１Ｎ，Ｐ２Ｎ）を負荷とするＮＭＯＳ増幅回路（Ｎ１Ｎ，Ｎ２Ｎ）にてレベルシフトする方式のレベルシフタ回路２４において、ＮＭＯＳ増幅回路（Ｎ１Ｎ，Ｎ２Ｎ）に直列に接続されたスイッチ（Ｎ３Ｎ，Ｎ４Ｎ）によって、ＰＭＯＳ交差結合回路（Ｐ１Ｎ，Ｐ２Ｎ）の出力と接地電位（ＶＳＳ）との間のパスを、検出出力（ＣＬＲＶ）に応じてオン／オフ制御するようにしたものであって、これにより、所定の低電位電源出力（ＶＤＤＬ）が規定値（たとえば、０．８Ｖ）以下に低下した場合にも、その直前のレベルシフト電位を容量素子Ｃ１，Ｃ２によって保持することが可能となる。

図４は、上記した多電源マイコンシステムにおける周辺ＰＯＲＴ回路２５の構成例を示すものである。なお、ここでは、周辺ＰＯＲＴ回路２５における出力段（バッファ部）だけを取り出して示している。

すなわち、周辺ＰＯＲＴ回路２５における出力段２５’には、たとえば図４に示すように、レベルシフタ回路２４の出力端子（Ｏ０〜Ｏｎ）３３からの出力を取り込むための入力端子（ＰＩＮ）４１が設けられている。この入力端子４１には、バッファ回路４２の入力端が接続されている。バッファ回路４２の出力端は、上記Ｉ／Ｏポート出力端子１９につながる出力端子（ＰＯＵＴ）４３に接続されている。

なお、上記バッファ回路４２には高電位電源端子１２が接続されており、この高電位電源端子１２を介して、３Ｖの高電位電源出力（ＶＤＤＨ）が供給されている。

次に、上記した構成の多電源マイコンシステムの、低電位電源出力（ＶＤＤＬ）の低下時の動作について説明する。なお、ここでは、電位降下モード、電位瞬断モード、および、低電位電源ＬＯＷ（ＶＳＳ）固定化モードに代表される、各状態時の動作について説明する。

図５は、各状態時の動作を説明するために示すタイミングチャートである。なお、同図（ａ）は、本実施形態に係る多電源マイコンシステムでの各状態時の信号波形を示すものであり、同図（ｂ）は、対比のために従来の多電源マイコンシステムでの各状態時の信号波形を示すものである。

低電位電源出力（ＶＤＤＬ）の電位降下モード時（Ｔ１ａ期間）においては、たとえば同図（ａ）に示すように、低電位電源＆テストモード検出回路２３によって低電位電源出力（ＶＤＤＬ）の低下が検出される。すると、その検出出力（ＣＬＲＶ）がロウレベル状態となる。この場合、従来は、ＣＰＵ２０の内部データが不定状態となり、その出力端子（たとえば、Ｏ０）の出力も不定状態となる（同図（ｂ）のＴ１ｂ期間参照）。

ところが、レベルシフタ回路２４は、出力端子（たとえば、ＯＴ０）の出力として、電位降下前のレベルシフト電位を保持している。つまり、容量素子Ｃ１，Ｃ２によって、制御データとしての“１”が保持されている。このため、Ｉ／Ｏポート出力端子（Ｐ０）１９には、電位降下前の出力（たとえば、データ“１”）が現れ続ける。よって、同図（ｂ）に示したような、高電位電源（ＶＤＤＨ）と接地電位電源（ＶＳＳ）との間に過大な貫通電流（ＩＶＤＤＨ）ＴＡが流れるのを抑制でき、デバイスの破壊や、たとえば周辺ＰＯＲＴ回路２５の出力段２５’における、高電位電源端子１２とバッファ回路４２との間でのボンディングワイヤ切れといった問題を解決できる。

また、低電位電源出力（ＶＤＤＬ）の電位瞬断モード時（Ｔ２ａ期間）においては、たとえば同図（ａ）に示すように、低電位電源＆テストモード検出回路２３によって低電位電源出力（ＶＤＤＬ）の低下が検出される。すると、その検出出力（ＣＬＲＶ）がロウレベル状態となる。この場合、従来は、ＣＰＵ２０の内部回路出力がフローティング状態となり、その出力端子（たとえば、Ｏ０）の出力も不定状態に遷移する（同図（ｂ）のＴ２ｂ期間参照）。

ところが、レベルシフタ回路２４は、出力端子（たとえば、ＯＴ０）の出力として、電位瞬断前のレベルシフト電位を保持している。つまり、容量素子Ｃ１，Ｃ２によって、制御データとしての“０”が保持されている。このため、Ｉ／Ｏポート出力端子（Ｐ０）１９には、電位瞬断前の出力（たとえば、データ“０”）が現れ続ける。よって、同図（ｂ）に示したような、高電位電源（ＶＤＤＨ）と接地電位電源（ＶＳＳ）との間に過大な貫通電流（ＩＶＤＤＨ）ＴＢが流れるのを抑制でき、デバイスの破壊や、たとえば周辺ＰＯＲＴ回路２５の出力段２５’における、高電位電源端子１２とバッファ回路４２との間でのボンディングワイヤ切れといった問題を解決できる。

さらに、低電位電源ＬＯＷ（ＶＳＳ）固定化モード時（Ｔ３ａ期間）においては、たとえば同図（ａ）に示すように、低電位電源＆テストモード検出回路２３によって低電位電源出力（ＶＤＤＬ）の低下が検出される。本実施形態の場合、低電位電源出力（ＶＤＤＬ）のＬＯＷ（ＶＳＳ）固定化が、コアレスモードテストとして規定されている。つまり、テスト信号（ＴＥＳＴ）のテスト端子１８への入力により、低電位電源＆テストモード検出回路２３は低電位電源ＬＯＷ（ＶＳＳ）固定化モード状態の設定を検出し、その検出出力（ＣＬＲＶ）をロウレベル状態にする。この場合、従来は、ＣＰＵ２０の内部回路出力がＶＳＳレベル固定状態となり、その出力端子（たとえば、Ｏ０）の出力もＶＳＳレベル固定状態となる（同図（ｂ）のＴ３ｂ期間参照）。また、レベルシフタ回路内の反転信号（インバータ回路ＩＮＶ１，ＩＮＶ２の出力信号ＣＴ０、ＣＴＶ０）がともに、ロウレベルとなる。

ところが、レベルシフタ回路２４は、出力端子（たとえば、ＯＴ０）の出力として、テストモード設定前のレベルシフト電位を保持している。つまり、容量素子Ｃ１，Ｃ２によって、制御データとしての“１”が保持されている。このため、Ｉ／Ｏポート出力端子（Ｐ０）１９には、テストモード設定前の出力（たとえば、データ“１”）が現れ続ける。よって、同図（ｂ）に示したような、高電位電源（ＶＤＤＨ）と接地電位電源（ＶＳＳ）との間に過大な貫通電流（ＩＶＤＤＨ）ＴＣが流れるのを抑制でき、デバイスの破壊や、たとえば周辺ＰＯＲＴ回路２５の出力段２５’における、高電位電源端子１２とバッファ回路４２との間でのボンディングワイヤ切れといった問題を解決できる。

上記したように、本実施形態にしたがった多電源マイコンシステムによれば、少なくとも低電位電源出力（ＶＤＤＬ）の電位降下モード時（Ｔ１ａ期間）、電位瞬断モード時（Ｔ２ａ期間）、および、低電位電源ＬＯＷ（ＶＳＳ）固定化モード時（Ｔ３ａ期間）において、低電位電源＆テストモード検出回路２３により低電位電源出力（ＶＤＤＬ）の低下を検出するとともに、レベルシフタ回路２４によって各モード遷移前の状態（レベルシフト電位）を保持できるようになる。これにより、周辺ＰＯＲＴ回路２５の出力レベルを、低電位電源出力（ＶＤＤＬ）の低下前の状態に制御することが可能となる。その結果、低電位電源出力（ＶＤＤＬ）の低下時においても、Ｉ／Ｏポート出力端子より安定した信号レベルの出力を得ることが可能となるとともに、高電位電源（ＶＤＤＨ）と接地電位電源（ＶＳＳ）との間に過大な貫通電流（ＩＶＤＤＨ）が流れるのを抑制でき、デバイスの破壊およびボンディングワイヤ切れを防止することが可能となる。

［第２の実施形態］
図６は、本発明の第２の実施形態にしたがった、多電源マイコンシステム（半導体集積装置）におけるレベルシフタ回路の他の構成例を示すものである。ここでは、上記制御データを保持するための保持回路を、インバータ回路およびクロックドインバータ回路を用いて構成するようにした場合について説明する。なお、図３と同一部分には同一符号を付して、詳しい説明は割愛する。

すなわち、本実施形態のレベルシフタ回路２４Ａの場合、たとえば図６に示すように、高電位電源端子１２には、ＰチャネルＭＯＳトランジスタＰ１Ｎ，Ｐ２Ｎのソースおよびバックゲートが接続されている。また、高電位電源端子１２には、インバータ回路ＩＮＶ３，ＩＮＶ４，ＩＮＶ５およびクロックドインバータ回路ＣＩＮＶ１が接続されており、それぞれ、高電位電源端子１２から３Ｖの高電位電源出力（ＶＤＤＨ）が供給されている。このインバータ回路ＩＮＶ３の出力端は、上記出力端子（ＯＴ０〜ＯＴｎ）に対応する出力端子（ＯＵＴ）３３に接続されている。

また、低電位電源＆テストモード検出回路２３の出力（検出出力ＣＬＲＶ）が供給される入力端子（ＣＬＲＶ）３４には、ＮチャネルＭＯＳトランジスタＮ３Ｎ，Ｎ４Ｎのゲート、および、上記インバータ回路ＩＮＶ４の入力端が接続されている。このインバータ回路ＩＮＶ４の出力端は、上記インバータ回路ＩＮＶ５の入力端、および、上記クロックドインバータ回路ＣＩＮＶ１のクロック端子の一端に接続されている。クロックドインバータ回路ＣＩＮＶ１のクロック端子の他端には、上記インバータ回路ＩＮＶ５の出力端が接続されている。

なお、上記ＰチャネルＭＯＳトランジスタＰ２Ｎのゲートは、ＰチャネルＭＯＳトランジスタＰ１ＮのドレインおよびＮチャネルＭＯＳトランジスタＮ３Ｎのドレインに接続されている。ＮチャネルＭＯＳトランジスタＮ３Ｎのソースは、ＮチャネルＭＯＳトランジスタＮ１Ｎのドレインに接続されている。ＮチャネルＭＯＳトランジスタＮ１Ｎのソースは、接地およびＮチャネルＭＯＳトランジスタＮ１Ｎ，Ｎ３Ｎの各バックゲートに接続されている。

一方、上記ＰチャネルＭＯＳトランジスタＰ１Ｎのゲートは、ＰチャネルＭＯＳトランジスタＰ２Ｎのドレイン、ＮチャネルＭＯＳトランジスタＮ４Ｎのドレイン、および、上記インバータ回路ＩＮＶ３の入力端に接続されている。そして、このインバータ回路ＩＮＶ３の入出力端間に、上記クロックドインバータ回路ＣＩＮＶ１が逆向きに挿入されている。つまり、上記インバータ回路ＩＮＶ３の入力端側にはクロックドインバータ回路ＣＩＮＶ１の出力端が接続され、インバータ回路ＩＮＶ３の出力端側にはクロックドインバータ回路ＣＩＮＶ１の入力端が接続されている。

このような構成とした場合にも、上記低電位電源＆テストモード検出回路２３によって低電位電源出力（ＶＤＤＬ）の低下が検出される、つまり検出出力（ＣＬＲＶ）がロウレベルになると、レベルシフタ回路２４Ａでは、ＮチャネルＭＯＳトランジスタＮ３Ｎ，Ｎ４Ｎがカットオフする。また、インバータ回路ＩＮＶ４，ＩＮＶ５によって、クロックドインバータ回路ＣＩＮＶ１のクロック信号が生成される。これにより、周辺ＰＯＲＴ回路２５の出力レベルが、低電位電源出力（ＶＤＤＬ）が低下する前の状態を維持するように制御するための、制御データとしての信号（安定した“０”または“１”レベル）が、クロックドインバータ回路ＣＩＮＶ１によって保持される。ゆえに、低電位電源出力（ＶＤＤＬ）の低下時にも、Ｉ／Ｏポート出力端子１９より安定した出力を得ることが可能となる。

したがって、本実施形態の場合においても、たとえば図５（ａ）に示したように、少なくとも低電位電源出力（ＶＤＤＬ）の電位降下モード時（Ｔ１ａ期間）、電位瞬断モード（Ｔ２ａ期間）、低電位電源ＬＯＷ（ＶＳＳ）固定化モード時（Ｔ３ａ期間）に、各モード遷移前の状態を保持できるようになる。その結果、Ｉ／Ｏポート出力端子より安定した信号レベルの出力を得ることが可能となるとともに、高電位電源（ＶＤＤＨ）と接地電位電源（ＶＳＳ）との間に過大な貫通電流（ＩＶＤＤＨ）が流れるのを抑制でき、デバイスの破壊およびボンディングワイヤ切れを防止することが可能となる。

なお、低電位電源出力（ＶＤＤＬ）の低下モード時として、電位降下モード時、電位瞬断モード、低電位電源ＬＯＷ（ＶＳＳ）固定化モード時について説明したが、これに限定されるものではない。

また、いずれの実施形態の場合においても、高電位電源出力（ＶＤＤＨ）を３Ｖとし、低電位電源出力（ＶＤＤＬ）を１．５Ｖとする場合に限定されないことは勿論である。

また、高電位および低電位の二電源に限らず、三電源以上の多電源マイコンシステムに適用可能である。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった多電源マイコンシステムの構成例を示すブロック図。 図１の多電源マイコンシステムで用いられる、低電位電源＆テストモード検出回路の構成例を示す回路図。 図１の多電源マイコンシステムで用いられる、レベルシフタ回路の構成例を示す回路図。 図１の多電源マイコンシステムで用いられる、周辺ＰＯＲＴ回路（出力段）の構成例を示す回路図。 図１に示した多電源マイコンシステムの、低電位電源出力（ＶＤＤＬ）の低下時の動作について説明するために示すタイミングチャート。 本発明の第２の実施形態にしたがった、レベルシフタ回路の構成例を示す回路図。

符号の説明

１１…低電位電源端子、１２…高電位電源端子、１３…接地電位電源端子、１７…スタンバイモード端子、１８…テスト端子、１９…Ｉ／Ｏポート出力端子、２０…ＣＰＵ、２１…システムクロック生成回路、２２…割り込み＆リセット制御回路、２３…低電位電源＆テストモード検出回路、２４…レベルシフタ回路、２５…周辺ＰＯＲＴ回路、Ｃ１，Ｃ２…容量素子、ＩＮＶ３，ＩＮＶ４，ＩＮＶ５…インバータ回路、ＣＩＮＶ１…クロックドインバータ回路。

Claims (5)

1. 低電位電源端子と接地電位電源端子とに接続され、前記低電位電源端子を介して低電位電源出力が外部から供給される制御回路部と、
   前記低電位電源出力よりも高い高電位電源出力が外部から供給される高電位電源端子と前記接地電位電源端子とに接続され、制御データによって出力レベルが制御される出力回路部と、
   テスト端子を有すると共に、前記低電位電源端子に接続され、前記低電位電源出力の低下を検出する検出回路部と、
   前記制御回路部と前記出力回路部との間に設けられ、前記検出回路部の検出出力にしたがって、前記出力回路部の前記出力レベルを制御するレベルシフタ回路とを具備し、
   前記検出回路部は、前記低電位電源出力が規定値以下にまで低下し、または、前記テスト端子へのテスト信号入力によって、出力が低いレベルとなるＮＯＲ回路を有し、
   前記レベルシフタ回路は、前記高電位電源出力が供給される、第１，第２のＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタを含む交差結合回路、前記交差結合回路を負荷とする、第１，第２のＮチャネルＭＯＳトランジスタを含む増幅回路、前記交差結合回路と接地電位との間のパスをオン／オフするために、前記増幅回路に直列に接続された、前記検出回路部の検出出力に応じて制御される、第３，第４のＮチャネルＭＯＳトランジスタを含むスイッチ、及び前記第３，第４のＮチャネルＭＯＳトランジスタのカットオフにより、前記出力回路部の前記出力レベルが、前記低電位電源出力が低下する前の状態を維持するように制御するための前記制御データを保持する容量素子を有する
   ことを特徴とする半導体集積装置。
2. 低電位電源端子と接地電位電源端子とに接続され、前記低電位電源端子を介して低電位電源出力が外部から供給される制御回路部と、
   前記低電位電源出力よりも高い高電位電源出力が外部から供給される高電位電源端子と前記接地電位電源端子とに接続され、制御データによって出力レベルが制御される出力回路部と、
   テスト端子を有すると共に、前記低電位電源端子に接続され、前記低電位電源出力の低下を検出する検出回路部と、
   前記出力回路部と前記制御回路部の出力端との間に設けられ、前記検出回路部の検出出力にしたがって、前記出力回路部の前記出力レベルを制御するレベルシフタ回路とを具備し、
   前記検出回路部は、前記低電位電源出力が規定値以下にまで低下し、または、前記テスト端子へのテスト信号入力によって、出力が低レベルとなるＮＯＲ回路を有し、
   前記レベルシフタ回路は、前記高電位電源出力が供給される、第１，第２のＰチャネルＭＯＳトランジスタを含む交差結合回路、前記交差結合回路を負荷とする、第１，第２のＮチャネルＭＯＳトランジスタを含む増幅回路、前記交差結合回路と接地電位との間のパスをオン／オフするために、前記増幅回路に直列に接続された、前記検出回路部の検出出力に応じて制御される、第３，第４のＮチャネルＭＯＳトランジスタを含むスイッチ、前記第３，第４のＮチャネルＭＯＳトランジスタのカットオフにより、クロック信号を生成する第１，第２のインバータ回路、及び前記第１，第２のインバータ回路からのクロック信号により、前記出力回路部の前記出力レベルが、前記低電位電源出力が低下する前の状態を維持するように制御するための前記制御データを保持するクロックドインバータ回路
   を有することを特徴とする半導体集積装置。
3. 前記検出回路部は、前記低電位電源出力の電位降下状態または前記低電位電源出力の電位瞬断状態を検出することを特徴とする請求項１または２に記載の半導体集積装置。
4. 前記検出回路部は、前記テスト信号の入力にともなう、ＣＰＵコアレスモード状態の設定を検出するものであることを特徴とする請求項１または２に記載の半導体集積装置。
5. 前記検出回路部は、スタンバイモード時に低消費電流モードとなることを特徴とする請求項１または２に記載の半導体集積装置。

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