JP2003288331A - 多電源内蔵ワンチップマイクロコンピュータ - Google Patents
多電源内蔵ワンチップマイクロコンピュータInfo
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- JP2003288331A JP2003288331A JP2002092151A JP2002092151A JP2003288331A JP 2003288331 A JP2003288331 A JP 2003288331A JP 2002092151 A JP2002092151 A JP 2002092151A JP 2002092151 A JP2002092151 A JP 2002092151A JP 2003288331 A JP2003288331 A JP 2003288331A
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Abstract
(57)【要約】
【課題】 Ｉ／Ｏ電源と内部電源で分離されたワンチッ
プマイクロコンピュータにおいて、Ｉ／Ｏ電源を遮断し
た時、Ｉ／ＯのＩ／Ｆにおいて不要な貫通電流が発生し
てしまう。また、電源立ち上げ時に、Ｉ／Ｏの電源より
遅れて内部電源が立ち上がる場合、上記期間Ｉ／Ｏ部に
おいて不要な貫通電流および不安定な出力信号が出力端
子より出力されてしまう。 【解決手段】 多電源内蔵ワンチップマイクロコンピュ
ータにおいて、電源遮断制御信号及び電源立ち上げ制御
信号を内蔵した入出力制御回路を有し、上記信号を上記
ワンチップマイクロコンピュータの制御信号及びリセッ
ト端子に接続することによって解決をはかるものであ
る。
プマイクロコンピュータにおいて、Ｉ／Ｏ電源を遮断し
た時、Ｉ／ＯのＩ／Ｆにおいて不要な貫通電流が発生し
てしまう。また、電源立ち上げ時に、Ｉ／Ｏの電源より
遅れて内部電源が立ち上がる場合、上記期間Ｉ／Ｏ部に
おいて不要な貫通電流および不安定な出力信号が出力端
子より出力されてしまう。 【解決手段】 多電源内蔵ワンチップマイクロコンピュ
ータにおいて、電源遮断制御信号及び電源立ち上げ制御
信号を内蔵した入出力制御回路を有し、上記信号を上記
ワンチップマイクロコンピュータの制御信号及びリセッ
ト端子に接続することによって解決をはかるものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、任意の入出力端子
プロック毎に電源分離された入出力制御回路ブロックの
制御手段を備えた多電源内蔵ワンチップマイクロコンピ
ュータに関するものである。
プロック毎に電源分離された入出力制御回路ブロックの
制御手段を備えた多電源内蔵ワンチップマイクロコンピ
ュータに関するものである。
【０００２】
【従来の技術】従来の入力制御回路及び出力制御回路の
ブロック図を図７、図８に示す。
ブロック図を図７、図８に示す。
【０００３】
【発明が解決しようとする課題】しかし、このような入
力制御回路及び出力制御回路では、Ｉ/Ｏ電源の電源遮
断を行うと貫通電流が流れてしまい、セットの低消費電
力化に対応出来ない。また、内部回路とＩ/Ｏ部の電源
が分離した複数電源を有する場合、電源立ち上げ時に不
要な貫通電流が発生したり、出力端子より不安定な値が
出力されてしまう。
力制御回路及び出力制御回路では、Ｉ/Ｏ電源の電源遮
断を行うと貫通電流が流れてしまい、セットの低消費電
力化に対応出来ない。また、内部回路とＩ/Ｏ部の電源
が分離した複数電源を有する場合、電源立ち上げ時に不
要な貫通電流が発生したり、出力端子より不安定な値が
出力されてしまう。
【０００４】
【課題を解決するための手段】本発明の多電源ワンチッ
プマイクロコンピュータは、Ｉ/Ｏ部に電源遮断制御及
び電源立ち上げ制御内蔵レベルシフター機能付き入出力
制御ブロックを有し、上記制御ブロックの電源遮断制御
線及び電源立ち上げ制御線を上記ワンチップマイクロコ
ンピュータ上のプログラムで制御及びリセット端子を接
続する手段を有する。
プマイクロコンピュータは、Ｉ/Ｏ部に電源遮断制御及
び電源立ち上げ制御内蔵レベルシフター機能付き入出力
制御ブロックを有し、上記制御ブロックの電源遮断制御
線及び電源立ち上げ制御線を上記ワンチップマイクロコ
ンピュータ上のプログラムで制御及びリセット端子を接
続する手段を有する。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。 （実施の形態１）図１に示すように、本発明の第1の実
施の形態の電源遮断制御内蔵レベルシフタ機能付き入力
制御回路ブロックは、入力端子２１を含む入力制御回路
ブロック専用の高電位の第１の電源ＶＤＤＨと上記入力
制御回路ブロックを除く内部回路ブロック専用の低電位
の第２の電源ＶＤＤＬを備えた２電源入力制御回路ブロ
ックにおいて、上記２電源入力制御回路ブロックは、上
記入力端子からの信号を所定の入力レベル及びシュミッ
ト幅に決定する上記第１の電源ＶＤＤＨに接続された入
力制御ブロック１と上記入力制御ブロック１からの出力
信号Ｓ１を上記内部回路ブロック専用の第２の電源ＶＤ
ＤＬに電圧変換する上記第２の電源ＶＤＤＬに接続され
たレベルシフター部１０より構成され、上記レベルシフ
ター部１０は電源遮断制御信号２２を有し、上記電源遮
断制御信号２２と上記第１の電源ＶＤＤＨに接続された
入力制御ブロック１の出力を２入力とするNOR型回路１
１で構成され、上記NOR型回路１１の出力を上記２電源
入力制御回路ブロック２０の出力２３に接続した電源遮
断制御内蔵レベルシフタ機能付き入力制御回路ブロック
２０の構成を有している。
て、図面を用いて説明する。 （実施の形態１）図１に示すように、本発明の第1の実
施の形態の電源遮断制御内蔵レベルシフタ機能付き入力
制御回路ブロックは、入力端子２１を含む入力制御回路
ブロック専用の高電位の第１の電源ＶＤＤＨと上記入力
制御回路ブロックを除く内部回路ブロック専用の低電位
の第２の電源ＶＤＤＬを備えた２電源入力制御回路ブロ
ックにおいて、上記２電源入力制御回路ブロックは、上
記入力端子からの信号を所定の入力レベル及びシュミッ
ト幅に決定する上記第１の電源ＶＤＤＨに接続された入
力制御ブロック１と上記入力制御ブロック１からの出力
信号Ｓ１を上記内部回路ブロック専用の第２の電源ＶＤ
ＤＬに電圧変換する上記第２の電源ＶＤＤＬに接続され
たレベルシフター部１０より構成され、上記レベルシフ
ター部１０は電源遮断制御信号２２を有し、上記電源遮
断制御信号２２と上記第１の電源ＶＤＤＨに接続された
入力制御ブロック１の出力を２入力とするNOR型回路１
１で構成され、上記NOR型回路１１の出力を上記２電源
入力制御回路ブロック２０の出力２３に接続した電源遮
断制御内蔵レベルシフタ機能付き入力制御回路ブロック
２０の構成を有している。
【０００６】以上のように構成された第1の実施の形態
の電源遮断制御内蔵レベルシフタ機能付き入力制御回路
ブロックについて、その動作について説明する。
の電源遮断制御内蔵レベルシフタ機能付き入力制御回路
ブロックについて、その動作について説明する。
【０００７】図１に示す電源遮断制御内蔵レベルシフタ
機能付き入力制御回路ブロックにおいて、入力端子を含
む入力制御回路ブロック１専用の高電位の第１の電源Ｖ
ＤＤＨと上記入力制御回路ブロック１を除く内部回路ブ
ロック専用の低電位の第２の電源ＶＤＤＬが共に電源供
給されている実動作状態から、電源遮断制御信号２２に
ＶＤＤＬレベルを設定し、上記入力端子を含む入力制御
回路ブロック１専用の高電位の第１の電源ＶＤＤＨをＯ
ＦＦし遮断する。この時上記ＶＤＤＨに電位が印加され
ていないためＶＤＤH系シュミット入力回路２の出力信
号Ｓ１は、Ｈｉｚ状態で不安定な出力であるが、上記出
力信号Ｓ１と上記電源遮断制御信号２２に接続された２
入力のNOR型回路１１の出力は、上記電源遮断制御信号
２２がＶＤＤＬレベルであるため、他方の入力のＨｉｚ
によらず貫通電流を阻止し、上記NOR型回路１１の出力
はＬ出力される。
機能付き入力制御回路ブロックにおいて、入力端子を含
む入力制御回路ブロック１専用の高電位の第１の電源Ｖ
ＤＤＨと上記入力制御回路ブロック１を除く内部回路ブ
ロック専用の低電位の第２の電源ＶＤＤＬが共に電源供
給されている実動作状態から、電源遮断制御信号２２に
ＶＤＤＬレベルを設定し、上記入力端子を含む入力制御
回路ブロック１専用の高電位の第１の電源ＶＤＤＨをＯ
ＦＦし遮断する。この時上記ＶＤＤＨに電位が印加され
ていないためＶＤＤH系シュミット入力回路２の出力信
号Ｓ１は、Ｈｉｚ状態で不安定な出力であるが、上記出
力信号Ｓ１と上記電源遮断制御信号２２に接続された２
入力のNOR型回路１１の出力は、上記電源遮断制御信号
２２がＶＤＤＬレベルであるため、他方の入力のＨｉｚ
によらず貫通電流を阻止し、上記NOR型回路１１の出力
はＬ出力される。
【０００８】なお、上記NOR型回路１１は、上記電源遮
断制御信号２２により上記回路の出力を制御するもので
あるため、ＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路等であ
っても同様に可能である。
断制御信号２２により上記回路の出力を制御するもので
あるため、ＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路等であ
っても同様に可能である。
【０００９】（実施の形態２）図２に示すように、本発
明の第２の実施の形態の電源立ち上げ制御内蔵レベルシ
フター機能付き出力制御ブロックは、出力端子８１を含
む出力制御回路ブロック専用の高電位の第１の電源ＶＤ
ＤＨと上記出力制御回路ブロックを除く内部回路専用の
低電位の第２の電源ＶＤＤＬを備えた２電源出力制御回
路ブロックにおいて、上記２電源出力制御回路ブロック
は、上記出力端子の出力信号Ｓ７及び出力制御信号Ｓ９
を制御する上記第１の電源ＶＤＤＨに接続された出力制
御回路ブロック４０と上記内部回路ブロックからの出力
信号８３及び出力制御信号８４を上記出力制御回路４０
専用の第１の電源ＶＤＤＨに電圧変換する上記第１と第
２の電源に接続されたレベルシフター部７０より構成さ
れ、上記レベルシフター部７０は電源立ち上げ制御信号
８２を有する第１と第２のレベルシフターを有し、上記
第１のレベルシフター５０は上記電源立ち上げ制御信号
８２を入力にする高電位のソース側が第１の電源ＶＤＤ
Ｈに接続された第１のインバータ５１の出力Ｓ２におい
て、ソース側が第１の電源ＶＤＤＨに接続された第１の
Pｃｈトランジスタ５２のゲートに接続され、上記第１
のPｃｈトランジスタ５２のドレインＳ７が上記第１の
インバータ１の出力Ｓ２をゲートとする第１のNｃｈト
ランジスタ５９のドレインに接続され、上記第１のNｃ
ｈトランジスタ５９のソースはGNDに接続され、上記内
部回路ブロックからの出力信号８３を入力とする第２の
インバータ５７と上記第２のインバータ５７の出力Ｓ３
を入力とする第３のインバータ５８において、上記第２
及び第３のインバータの高電位のソース側は第２の電源
ＶＤＤＬに接続され、上記第２のインバータ５７の出力
Ｓ３をゲートに接続した第２のNｃｈトランジスタ５６
のソースはGNDに接続され、上記第３のインバータ５８
の出力Ｓ４をゲートに接続した第３のNｃｈトランジス
タ５４のソースはGNDに接続され、上記第２のNｃｈトラ
ンジスタ５６のドレインＳ６は、ソースとドレインをそ
れぞれ上記第１のPｃｈトランジスタ５２のドレインＳ
７及び第３のNｃｈトランジスタ５４のドレインＳ５に
接続された第４のNｃｈトランジスタ５３のゲートに接
続され、上記第３のNｃｈトランジスタ５４のドレイン
Ｓ５は、ソースとドレインをそれぞれ上記第１のPｃｈ
トランジスタ５２のドレインＳ７及び第２のNｃｈトラ
ンジスタ５６のドレインＳ６に接続された第５のNｃｈ
トランジスタ５５のゲートに接続され、上記第５のNｃ
ｈトランジスタ５５のドレインＳ７を出力とする第１の
電源立ち上げ制御内蔵レベルシフター部５０を構成し、
他方の第２のレベルシフター６０は上記第１の電源立ち
上げ制御内蔵レベルシフター部５０における上記内部回
路ブロックからの出力信号８３を出力制御信号８４に置
き換えた同一回路構成を有し、上記第１のレベルシフタ
ー部５０の出力Ｓ７を上記第１の電源に接続された出力
制御回路ブロック４０の出力信号とし、上記第２のレベ
ルシフター部６０の出力信号Ｓ９を上記第１の電源に接
続された出力制御回路ブロック４０の出力制御信号と接
続され、上記出力制御回路ブロック４０において、上記
Ｓ７と上記S９を入力とする高電位のソース側がＶＤＤ
Ｈに接続された２入力のＮＡＮＤ型回路４３の出力Ｓ８
はソース側をＶＤＤＨに接続したＰｃｈ出力バッファー
４１のゲートに接続され、上記Ｐｃｈ出力バッファー４
１のドレインは出力端子８１に接続され、かつ上記Ｓ７
と上記Ｓ９を入力とする高電位のソース側がVDDHである
インバータ４５の出力S10を入力とする高電位のソース
側がＶＤＤＨに接続された２入力のＮＯＲ型回路４４の
出力Ｓ１１はソース側をＧＮＤに接続したＮｃｈ出力バ
ッファー４２のゲートに接続され、上記Ｎｃｈ出力バッ
ファー４２のドレインは出力端子８１に接続されたこと
を特徴とする電源立ち上げ制御内蔵レベルシフター機能
付き出力制御ブロック８０の構成を有している。
明の第２の実施の形態の電源立ち上げ制御内蔵レベルシ
フター機能付き出力制御ブロックは、出力端子８１を含
む出力制御回路ブロック専用の高電位の第１の電源ＶＤ
ＤＨと上記出力制御回路ブロックを除く内部回路専用の
低電位の第２の電源ＶＤＤＬを備えた２電源出力制御回
路ブロックにおいて、上記２電源出力制御回路ブロック
は、上記出力端子の出力信号Ｓ７及び出力制御信号Ｓ９
を制御する上記第１の電源ＶＤＤＨに接続された出力制
御回路ブロック４０と上記内部回路ブロックからの出力
信号８３及び出力制御信号８４を上記出力制御回路４０
専用の第１の電源ＶＤＤＨに電圧変換する上記第１と第
２の電源に接続されたレベルシフター部７０より構成さ
れ、上記レベルシフター部７０は電源立ち上げ制御信号
８２を有する第１と第２のレベルシフターを有し、上記
第１のレベルシフター５０は上記電源立ち上げ制御信号
８２を入力にする高電位のソース側が第１の電源ＶＤＤ
Ｈに接続された第１のインバータ５１の出力Ｓ２におい
て、ソース側が第１の電源ＶＤＤＨに接続された第１の
Pｃｈトランジスタ５２のゲートに接続され、上記第１
のPｃｈトランジスタ５２のドレインＳ７が上記第１の
インバータ１の出力Ｓ２をゲートとする第１のNｃｈト
ランジスタ５９のドレインに接続され、上記第１のNｃ
ｈトランジスタ５９のソースはGNDに接続され、上記内
部回路ブロックからの出力信号８３を入力とする第２の
インバータ５７と上記第２のインバータ５７の出力Ｓ３
を入力とする第３のインバータ５８において、上記第２
及び第３のインバータの高電位のソース側は第２の電源
ＶＤＤＬに接続され、上記第２のインバータ５７の出力
Ｓ３をゲートに接続した第２のNｃｈトランジスタ５６
のソースはGNDに接続され、上記第３のインバータ５８
の出力Ｓ４をゲートに接続した第３のNｃｈトランジス
タ５４のソースはGNDに接続され、上記第２のNｃｈトラ
ンジスタ５６のドレインＳ６は、ソースとドレインをそ
れぞれ上記第１のPｃｈトランジスタ５２のドレインＳ
７及び第３のNｃｈトランジスタ５４のドレインＳ５に
接続された第４のNｃｈトランジスタ５３のゲートに接
続され、上記第３のNｃｈトランジスタ５４のドレイン
Ｓ５は、ソースとドレインをそれぞれ上記第１のPｃｈ
トランジスタ５２のドレインＳ７及び第２のNｃｈトラ
ンジスタ５６のドレインＳ６に接続された第５のNｃｈ
トランジスタ５５のゲートに接続され、上記第５のNｃ
ｈトランジスタ５５のドレインＳ７を出力とする第１の
電源立ち上げ制御内蔵レベルシフター部５０を構成し、
他方の第２のレベルシフター６０は上記第１の電源立ち
上げ制御内蔵レベルシフター部５０における上記内部回
路ブロックからの出力信号８３を出力制御信号８４に置
き換えた同一回路構成を有し、上記第１のレベルシフタ
ー部５０の出力Ｓ７を上記第１の電源に接続された出力
制御回路ブロック４０の出力信号とし、上記第２のレベ
ルシフター部６０の出力信号Ｓ９を上記第１の電源に接
続された出力制御回路ブロック４０の出力制御信号と接
続され、上記出力制御回路ブロック４０において、上記
Ｓ７と上記S９を入力とする高電位のソース側がＶＤＤ
Ｈに接続された２入力のＮＡＮＤ型回路４３の出力Ｓ８
はソース側をＶＤＤＨに接続したＰｃｈ出力バッファー
４１のゲートに接続され、上記Ｐｃｈ出力バッファー４
１のドレインは出力端子８１に接続され、かつ上記Ｓ７
と上記Ｓ９を入力とする高電位のソース側がVDDHである
インバータ４５の出力S10を入力とする高電位のソース
側がＶＤＤＨに接続された２入力のＮＯＲ型回路４４の
出力Ｓ１１はソース側をＧＮＤに接続したＮｃｈ出力バ
ッファー４２のゲートに接続され、上記Ｎｃｈ出力バッ
ファー４２のドレインは出力端子８１に接続されたこと
を特徴とする電源立ち上げ制御内蔵レベルシフター機能
付き出力制御ブロック８０の構成を有している。
【００１０】以上のように構成された第２の実施の形態
の電源遮断制御内蔵レベルシフタ機能付き入力制御回路
ブロック８０について、その動作について説明する。
の電源遮断制御内蔵レベルシフタ機能付き入力制御回路
ブロック８０について、その動作について説明する。
【００１１】図２に示す電源立ち上げ制御内蔵レベルシ
フター機能付き出力制御ブロック８０において、出力端
子８１を含む出力制御回路ブロック専用の高電位の第１
の電源ＶＤＤＨと上記出力制御回路ブロックを除く内部
回路専用の低電位の第２の電源ＶＤＤＬを備えた２電源
出力制御回路ブロックにおいて、上記ＶＤＤＨ、ＶＤＤ
Ｌが共に電源ＯＦＦの状態でかつ電源立ち上げ制御信号
８２の初期値がＧＮＤの状態より、上記第１の電源ＶＤ
ＤＨが先に立ち上がり、遅れて上記第２の電源ＶＤＤＬ
が立ち上がった場合、上記電源立ち上げ制御信号８２は
ＧＮＤレベルであるため、上記電源立ち上げ制御信号８
２を入力とし、高電位のソース側がＶＤＤＨに接続され
た第１のインバータ５１の出力はＶＤＤＨになり、上記
第１のＰｃｈトランジスタ５２のゲートをＯＦＦするこ
とで上記第１のレベルシフター部５０の貫通電流を阻止
し、かつ第１のＮｃｈトランジスタ５９のゲートをＯＮ
させるため、Ｓ７の信号出力がＬレヘ゛ルに確定され、上記
を入力とするＮＡＮＤ型回路４３の出力Ｓ８はＶＤＤＨ
出力となりＰｃｈ出力バッファー４１をＯＦＦし、また
上記第１のレベルシフター５０の出力Ｓ７同様に上記第
２のレベルシフター６０の出力Ｓ９も信号出力がＬレヘ゛ル
に確定され、インバータ４５の出力Ｓ１０はＶＤＤＨと
なり、上記を入力とするＮＯＲ型回路４４の出力Ｓ１１
はＬレベル出力となりＮｃｈ出力バッファー４２をＯＦ
Ｆし、電源立ち上げ制御内蔵レベルシフター機能付き出
力制御ブロック８０内での不要な貫通電流を防止すると
共に、出力８１は常にＨｉｚで、不要な電位の出力を防
止することが可能となる。
フター機能付き出力制御ブロック８０において、出力端
子８１を含む出力制御回路ブロック専用の高電位の第１
の電源ＶＤＤＨと上記出力制御回路ブロックを除く内部
回路専用の低電位の第２の電源ＶＤＤＬを備えた２電源
出力制御回路ブロックにおいて、上記ＶＤＤＨ、ＶＤＤ
Ｌが共に電源ＯＦＦの状態でかつ電源立ち上げ制御信号
８２の初期値がＧＮＤの状態より、上記第１の電源ＶＤ
ＤＨが先に立ち上がり、遅れて上記第２の電源ＶＤＤＬ
が立ち上がった場合、上記電源立ち上げ制御信号８２は
ＧＮＤレベルであるため、上記電源立ち上げ制御信号８
２を入力とし、高電位のソース側がＶＤＤＨに接続され
た第１のインバータ５１の出力はＶＤＤＨになり、上記
第１のＰｃｈトランジスタ５２のゲートをＯＦＦするこ
とで上記第１のレベルシフター部５０の貫通電流を阻止
し、かつ第１のＮｃｈトランジスタ５９のゲートをＯＮ
させるため、Ｓ７の信号出力がＬレヘ゛ルに確定され、上記
を入力とするＮＡＮＤ型回路４３の出力Ｓ８はＶＤＤＨ
出力となりＰｃｈ出力バッファー４１をＯＦＦし、また
上記第１のレベルシフター５０の出力Ｓ７同様に上記第
２のレベルシフター６０の出力Ｓ９も信号出力がＬレヘ゛ル
に確定され、インバータ４５の出力Ｓ１０はＶＤＤＨと
なり、上記を入力とするＮＯＲ型回路４４の出力Ｓ１１
はＬレベル出力となりＮｃｈ出力バッファー４２をＯＦ
Ｆし、電源立ち上げ制御内蔵レベルシフター機能付き出
力制御ブロック８０内での不要な貫通電流を防止すると
共に、出力８１は常にＨｉｚで、不要な電位の出力を防
止することが可能となる。
【００１２】（実施の形態３）図３に示すように、本発
明の第３の実施の形態の電源遮断制御及び電源立ち上げ
制御内蔵レベルシフター機能付き入出力制御ブロックに
おいて、入出力端子９３を含む入出力制御回路ブロック
専用の高電位の第１の電源ＶＤＤＨと上記入出力制御回
路ブロックを除く内部回路ブロック専用の低電位の第２
の電源ＶＤＤＬを備えた２電源入出力制御回路ブロック
９２において、上記２電源入出力制御回路ブロック９２
は、請求項１で記載した電源遮断制御内蔵レベルシフタ
機能付き入力制御回路ブロック９０における入力端子と
請求項２で記載した電源立ち上げ制御内蔵レベルシフタ
ー機能付き出力制御ブロック９１における出力端子を入
出力端子９３として接続したことを特徴とする電源遮断
制御及び電源立ち上げ制御内蔵レベルシフター機能付き
入出力制御ブロック９２の構成を有している。
明の第３の実施の形態の電源遮断制御及び電源立ち上げ
制御内蔵レベルシフター機能付き入出力制御ブロックに
おいて、入出力端子９３を含む入出力制御回路ブロック
専用の高電位の第１の電源ＶＤＤＨと上記入出力制御回
路ブロックを除く内部回路ブロック専用の低電位の第２
の電源ＶＤＤＬを備えた２電源入出力制御回路ブロック
９２において、上記２電源入出力制御回路ブロック９２
は、請求項１で記載した電源遮断制御内蔵レベルシフタ
機能付き入力制御回路ブロック９０における入力端子と
請求項２で記載した電源立ち上げ制御内蔵レベルシフタ
ー機能付き出力制御ブロック９１における出力端子を入
出力端子９３として接続したことを特徴とする電源遮断
制御及び電源立ち上げ制御内蔵レベルシフター機能付き
入出力制御ブロック９２の構成を有している。
【００１３】以上のように構成された第３の実施の形態
の電源遮断制御及び電源立ち上げ制御内蔵レベルシフタ
ー機能付き入出力制御ブロック９２について、その動作
について説明する。上記制御内蔵レベルシフター機能付
き入出力制御ブロック９２は電源遮断制御内蔵レベルシ
フタ機能付き入力制御回路ブロック９０の電源遮断制御
信号９４と電源立ち上げ制御内蔵レベルシフター機能付
き出力制御ブロック９１の電源立ち上げ制御信号９６を
有しており、各々は独立に制御可能であるため、入力制
御回路ブロック専用の高電位の第１の電源ＶＤＤＨの電
源を遮断しても貫通電流を防止でき、かつ上記第１の電
源ＶＤＤＨと上記入出力制御回路ブロックを除く内部回
路専用の低電位の第２の電源ＶＤＤＬが共に電源ＯＦＦ
の状態から、上記第１の電源ＶＤＤＨが先に立ち上が
り、遅れて上記第２の電源ＶＤＤＬが立ち上がった場
合、上記電源遮断制御及び電源立ち上げ制御内蔵レベル
シフター機能付き入出力制御ブロック９２内での貫通電
流を防止して、入出力端子９３は常にＨｉｚで、不要な
電位の出力を防止することが可能となる。
の電源遮断制御及び電源立ち上げ制御内蔵レベルシフタ
ー機能付き入出力制御ブロック９２について、その動作
について説明する。上記制御内蔵レベルシフター機能付
き入出力制御ブロック９２は電源遮断制御内蔵レベルシ
フタ機能付き入力制御回路ブロック９０の電源遮断制御
信号９４と電源立ち上げ制御内蔵レベルシフター機能付
き出力制御ブロック９１の電源立ち上げ制御信号９６を
有しており、各々は独立に制御可能であるため、入力制
御回路ブロック専用の高電位の第１の電源ＶＤＤＨの電
源を遮断しても貫通電流を防止でき、かつ上記第１の電
源ＶＤＤＨと上記入出力制御回路ブロックを除く内部回
路専用の低電位の第２の電源ＶＤＤＬが共に電源ＯＦＦ
の状態から、上記第１の電源ＶＤＤＨが先に立ち上が
り、遅れて上記第２の電源ＶＤＤＬが立ち上がった場
合、上記電源遮断制御及び電源立ち上げ制御内蔵レベル
シフター機能付き入出力制御ブロック９２内での貫通電
流を防止して、入出力端子９３は常にＨｉｚで、不要な
電位の出力を防止することが可能となる。
【００１４】（実施の形態４）図４に示すように、本発
明の第４の実施の形態のワンチップマイクロコンピュー
タにおいて、入力端子２０４を含む入力制御回路ブロッ
ク２０２及び入出力端子２０５を含む入出力制御回路ブ
ロック２０３専用の高電位の第１の電源ＶＤＤＨと上記
入力及び入出力制御回路ブロックを除く内部回路ブロッ
ク２０１専用の低電位の第２の電源ＶＤＤＬを備えた２
電源内蔵ワンチップマイクロコンピュータ２０６におい
て、上記ワンチップマイクロコンピュータ２０６の複数
ある入力端子２０４を上記請求項１の電源遮断制御内蔵
レベルシフタ機能付き入力制御回路ブロック２０に接続
し、上記ワンチップマイクロコンピュータ２０６の複数
ある入出力端子２０５を上記請求項３の電源遮断制御及
び電源立ち上げ制御内蔵レベルシフター機能付き入出力
制御ブロック９２にそれぞれ接続し、上記電源遮断制御
内蔵レベルシフタ機能付き入力制御回路ブロック２０２
の電源遮断制御信号を上記２電源内蔵ワンチップマイク
ロコンピュータ２０６における内部回路２０１の制御信
号Ｓ２０に接続し、同様に上記電源遮断制御及び電源立
ち上げ制御内蔵レベルシフター機能付き入出力制御ブロ
ック２０３の電源遮断制御信号を上記２電源内蔵ワンチ
ップマイクロコンピュータにおける内部回路の制御信号
Ｓ２０に接続し、電源立ち上げ制御信号Ｓ２２をVDDHに
接続たことを特徴とするワンチップマイクロコンピュー
タの構成を有している。以上のように構成された第４の
実施の形態のワンチップマイクロコンピュータ２０６に
ついて、その動作について説明する。
明の第４の実施の形態のワンチップマイクロコンピュー
タにおいて、入力端子２０４を含む入力制御回路ブロッ
ク２０２及び入出力端子２０５を含む入出力制御回路ブ
ロック２０３専用の高電位の第１の電源ＶＤＤＨと上記
入力及び入出力制御回路ブロックを除く内部回路ブロッ
ク２０１専用の低電位の第２の電源ＶＤＤＬを備えた２
電源内蔵ワンチップマイクロコンピュータ２０６におい
て、上記ワンチップマイクロコンピュータ２０６の複数
ある入力端子２０４を上記請求項１の電源遮断制御内蔵
レベルシフタ機能付き入力制御回路ブロック２０に接続
し、上記ワンチップマイクロコンピュータ２０６の複数
ある入出力端子２０５を上記請求項３の電源遮断制御及
び電源立ち上げ制御内蔵レベルシフター機能付き入出力
制御ブロック９２にそれぞれ接続し、上記電源遮断制御
内蔵レベルシフタ機能付き入力制御回路ブロック２０２
の電源遮断制御信号を上記２電源内蔵ワンチップマイク
ロコンピュータ２０６における内部回路２０１の制御信
号Ｓ２０に接続し、同様に上記電源遮断制御及び電源立
ち上げ制御内蔵レベルシフター機能付き入出力制御ブロ
ック２０３の電源遮断制御信号を上記２電源内蔵ワンチ
ップマイクロコンピュータにおける内部回路の制御信号
Ｓ２０に接続し、電源立ち上げ制御信号Ｓ２２をVDDHに
接続たことを特徴とするワンチップマイクロコンピュー
タの構成を有している。以上のように構成された第４の
実施の形態のワンチップマイクロコンピュータ２０６に
ついて、その動作について説明する。
【００１５】入力端子２０４を含む入力制御回路ブロッ
ク及び入出力端子２０５を含む入出力制御回路ブロック
専用の高電位の第１の電源ＶＤＤＨと上記回路ブロック
を除く内部回路ブロック専用の低電位の第２の電源ＶＤ
ＤＬが共に電源供給されている実動作状態から、ワンチ
ップマイクロコンピュータのプログラムの実行により電
源遮断制御信号Ｓ２０にＶＤＤＬレベルを設定すること
により、上記第１の電源ＶＤＤＨの電源を遮断しても貫
通電流を防止することが出来る。これによりセット上で
の低消費化のための不要な電源の遮断に適用できるワン
チップマイクロコンピュータを実現することが出来る。
ク及び入出力端子２０５を含む入出力制御回路ブロック
専用の高電位の第１の電源ＶＤＤＨと上記回路ブロック
を除く内部回路ブロック専用の低電位の第２の電源ＶＤ
ＤＬが共に電源供給されている実動作状態から、ワンチ
ップマイクロコンピュータのプログラムの実行により電
源遮断制御信号Ｓ２０にＶＤＤＬレベルを設定すること
により、上記第１の電源ＶＤＤＨの電源を遮断しても貫
通電流を防止することが出来る。これによりセット上で
の低消費化のための不要な電源の遮断に適用できるワン
チップマイクロコンピュータを実現することが出来る。
【００１６】（実施の形態５）図５に示すように、本発
明の第５の実施の形態のワンチップマイクロコンピュー
タにおいて、出力端子２１６を含む出力制御回路ブロッ
ク２１２及び入出力端子２１７を含む入出力制御回路ブ
ロック２１３専用の高電位の第１の電源ＶＤＤＨと上記
出力及び入出力制御回路ブロックを除く内部回路ブロッ
ク２１１専用の低電位の第２の電源ＶＤＤＬを備えた２
電源内蔵ワンチップマイクロコンピュータ２１８におい
て、上記ワンチップマイクロコンピュータ２１８の複数
ある出力端子２１６を上記請求項２の電源立ち上げ制御
内蔵レベルシフター機能付き出力制御ブロック８０に接
続し、上記ワンチップマイクロコンピュータ２１８の複
数ある入出力端子２１７を上記請求項３の電源遮断制御
及び電源立ち上げ制御内蔵レベルシフター機能付き入出
力制御ブロック９２にそれぞれ接続し、上記電源立ち上
げ制御内蔵レベルシフター機能付き出力制御ブロック２
１２の電源立ち上げ制御信号を上記２電源内蔵ワンチッ
プマイクロコンピュータ２１８におけるリセット端子２
１５の出力信号Ｓ２６に接続し、同様に上記電源遮断制
御及び電源立ち上げ制御内蔵レベルシフター機能付き入
出力制御ブロック２１３の電源立ち上げ制御信号を上記
２電源内蔵ワンチップマイクロコンピュータにおけるリ
セット端子の出力信号Ｓ２６に接続し、電源遮断制御信
号Ｓ２７をＧＮＤに接続したことを特徴とするワンチッ
プマイクロコンピュータの構成を有している。
明の第５の実施の形態のワンチップマイクロコンピュー
タにおいて、出力端子２１６を含む出力制御回路ブロッ
ク２１２及び入出力端子２１７を含む入出力制御回路ブ
ロック２１３専用の高電位の第１の電源ＶＤＤＨと上記
出力及び入出力制御回路ブロックを除く内部回路ブロッ
ク２１１専用の低電位の第２の電源ＶＤＤＬを備えた２
電源内蔵ワンチップマイクロコンピュータ２１８におい
て、上記ワンチップマイクロコンピュータ２１８の複数
ある出力端子２１６を上記請求項２の電源立ち上げ制御
内蔵レベルシフター機能付き出力制御ブロック８０に接
続し、上記ワンチップマイクロコンピュータ２１８の複
数ある入出力端子２１７を上記請求項３の電源遮断制御
及び電源立ち上げ制御内蔵レベルシフター機能付き入出
力制御ブロック９２にそれぞれ接続し、上記電源立ち上
げ制御内蔵レベルシフター機能付き出力制御ブロック２
１２の電源立ち上げ制御信号を上記２電源内蔵ワンチッ
プマイクロコンピュータ２１８におけるリセット端子２
１５の出力信号Ｓ２６に接続し、同様に上記電源遮断制
御及び電源立ち上げ制御内蔵レベルシフター機能付き入
出力制御ブロック２１３の電源立ち上げ制御信号を上記
２電源内蔵ワンチップマイクロコンピュータにおけるリ
セット端子の出力信号Ｓ２６に接続し、電源遮断制御信
号Ｓ２７をＧＮＤに接続したことを特徴とするワンチッ
プマイクロコンピュータの構成を有している。
【００１７】以上のように構成された第５の実施の形態
のワンチップマイクロコンピュータ２１８について、そ
の動作について説明する。
のワンチップマイクロコンピュータ２１８について、そ
の動作について説明する。
【００１８】出力端子２１６を含む出力制御回路ブロッ
ク及び入出力端子２１７を含む入出力制御回路ブロック
専用の高電位の第１の電源ＶＤＤＨと上記回路ブロック
を除く内部回路２１１ブロック専用の低電位の第２の電
源ＶＤＤＬが共にＯＦＦし、リセット端子はＧＮＤレベ
ルである初期状態から考える。この時、リセット端子は
通常セット上において、対ＧＮＤに対して外付けに容量
を接続して電源端子の電源立ち上がりに遅れて後にリセ
ット信号が立ち上がってリセットが解除される様に設計
している。上記初期状態から上記第１の電源ＶＤＤＨが
先に立ち上がり、遅れて上記第２の電源ＶＤＤＬが立ち
上がった場合、リセット端子は上記外付けの容量により
電源端子の電源立ち上がりよりリセット信号が遅延し、
ＧＮＤレベルを維持しているため、リセット端子２１５
を受けた電源立ち上げ制御信号Ｓ２６はＧＮＤのままの
ため、上記に接続された電源立ち上げ制御内蔵レベルシ
フター機能付き出力制御ブロック２１２及び電源遮断制
御及び電源立ち上げ制御内蔵レベルシフター機能付き入
出力制御ブロック２１３内での不要な貫通電流を防止す
ると共に、出力端子２１６及び入出力端子２１７は常に
Ｈｉｚで、不要な電位の出力を防止することが可能とな
る。
ク及び入出力端子２１７を含む入出力制御回路ブロック
専用の高電位の第１の電源ＶＤＤＨと上記回路ブロック
を除く内部回路２１１ブロック専用の低電位の第２の電
源ＶＤＤＬが共にＯＦＦし、リセット端子はＧＮＤレベ
ルである初期状態から考える。この時、リセット端子は
通常セット上において、対ＧＮＤに対して外付けに容量
を接続して電源端子の電源立ち上がりに遅れて後にリセ
ット信号が立ち上がってリセットが解除される様に設計
している。上記初期状態から上記第１の電源ＶＤＤＨが
先に立ち上がり、遅れて上記第２の電源ＶＤＤＬが立ち
上がった場合、リセット端子は上記外付けの容量により
電源端子の電源立ち上がりよりリセット信号が遅延し、
ＧＮＤレベルを維持しているため、リセット端子２１５
を受けた電源立ち上げ制御信号Ｓ２６はＧＮＤのままの
ため、上記に接続された電源立ち上げ制御内蔵レベルシ
フター機能付き出力制御ブロック２１２及び電源遮断制
御及び電源立ち上げ制御内蔵レベルシフター機能付き入
出力制御ブロック２１３内での不要な貫通電流を防止す
ると共に、出力端子２１６及び入出力端子２１７は常に
Ｈｉｚで、不要な電位の出力を防止することが可能とな
る。
【００１９】上記により複数電源における電源立ち上げ
時の不要な貫通電流及び不要な電位の出力を防止するこ
とが可能となるワンチップマイクロコンピュータを実現
することが出来る。
時の不要な貫通電流及び不要な電位の出力を防止するこ
とが可能となるワンチップマイクロコンピュータを実現
することが出来る。
【００２０】（実施の形態６）図６に示すように、本発
明の第６の実施の形態の多電源内蔵ワンチップマイクロ
コンピュータにおいて、任意の入出力端子プロック２２
０、２２４、２２５毎に分離された入出力制御回路ブロ
ック専用の高電位の複数電源ＶＤDＨ１，ＶＤＤＨ２、
ＶＤＤＨ３及び上記入出力制御回路ブロックを除く内部
回路ブロック２２１専用の低電位の電源ＶＤＤＬを備え
た多電源内蔵ワンチップマイクロコンピュータ２２８に
おいて、上記ワンチップマイクロコンピュータ２２８の
複数ある入出力端子２２７を上記請求項３の電源遮断制
御及び電源立ち上げ制御内蔵レベルシフター機能付き入
出力制御ブロック９２にそれぞれ接続し、上記電源遮断
制御及び電源立ち上げ制御内蔵レベルシフター機能付き
入出力制御ブロック２２２は、上記の任意に電源分離さ
れた入出力端子プロック毎に分離され、上記電源遮断制
御及び電源立ち上げ制御内蔵レベルシフター機能付き入
出力制御ブロック２２２の電源遮断制御信号を上記多電
源内蔵ワンチップマイクロコンピュータ２２８における
内部回路の制御信号Ｓ３３に接続し、同様に上記電源遮
断制御及び電源立ち上げ制御内蔵レベルシフター機能付
き入出力制御ブロック２２２の電源立ち上げ制御信号を
上記多電源内蔵ワンチップマイクロコンピュータ２２８
におけるリセット端子２２６の出力信号Ｓ３２に接続し
たことを特徴とする多電源ワンチップマイクロコンピュ
ータの構成を有している。
明の第６の実施の形態の多電源内蔵ワンチップマイクロ
コンピュータにおいて、任意の入出力端子プロック２２
０、２２４、２２５毎に分離された入出力制御回路ブロ
ック専用の高電位の複数電源ＶＤDＨ１，ＶＤＤＨ２、
ＶＤＤＨ３及び上記入出力制御回路ブロックを除く内部
回路ブロック２２１専用の低電位の電源ＶＤＤＬを備え
た多電源内蔵ワンチップマイクロコンピュータ２２８に
おいて、上記ワンチップマイクロコンピュータ２２８の
複数ある入出力端子２２７を上記請求項３の電源遮断制
御及び電源立ち上げ制御内蔵レベルシフター機能付き入
出力制御ブロック９２にそれぞれ接続し、上記電源遮断
制御及び電源立ち上げ制御内蔵レベルシフター機能付き
入出力制御ブロック２２２は、上記の任意に電源分離さ
れた入出力端子プロック毎に分離され、上記電源遮断制
御及び電源立ち上げ制御内蔵レベルシフター機能付き入
出力制御ブロック２２２の電源遮断制御信号を上記多電
源内蔵ワンチップマイクロコンピュータ２２８における
内部回路の制御信号Ｓ３３に接続し、同様に上記電源遮
断制御及び電源立ち上げ制御内蔵レベルシフター機能付
き入出力制御ブロック２２２の電源立ち上げ制御信号を
上記多電源内蔵ワンチップマイクロコンピュータ２２８
におけるリセット端子２２６の出力信号Ｓ３２に接続し
たことを特徴とする多電源ワンチップマイクロコンピュ
ータの構成を有している。
【００２１】以上のように構成された第６の実施の形態
のワンチップマイクロコンピュータ２２８について、そ
の動作について説明する。上記多電源ワンチップマイク
ロコンピュータ２２８において、上記の任意の入出力端
子プロック２２０、２２４、２２５毎に共通に電源立ち
上げ制御信号Ｓ３２がリセット端子２２６と接続され、
かつ上記任意の入出力端子プロック２２０、２２４、２
２５毎に共通にまたは分離されて電源遮断制御信号Ｓ３
３が内部回路ブロック２２１に接続されているため、同
様に任意の多電源ワンチップマイクロコンピュータにお
いても上記第１の電源ＶＤＤＨの電源を遮断しても貫通
電流を防止でき、かつ上記第１の電源ＶＤＤＨと上記内
部回路ブロック２２１専用の低電位の第２の電源ＶＤＤ
Ｌが共に電源ＯＦＦの状態から、上記第１の電源ＶＤＤ
Ｈが先に立ち上がり、遅れて上記第２の電源ＶＤＤＬが
立ち上がった場合でも、入出力端子２２７は常にＨｉｚ
で、不要な電位の出力を防止することが可能となる。
のワンチップマイクロコンピュータ２２８について、そ
の動作について説明する。上記多電源ワンチップマイク
ロコンピュータ２２８において、上記の任意の入出力端
子プロック２２０、２２４、２２５毎に共通に電源立ち
上げ制御信号Ｓ３２がリセット端子２２６と接続され、
かつ上記任意の入出力端子プロック２２０、２２４、２
２５毎に共通にまたは分離されて電源遮断制御信号Ｓ３
３が内部回路ブロック２２１に接続されているため、同
様に任意の多電源ワンチップマイクロコンピュータにお
いても上記第１の電源ＶＤＤＨの電源を遮断しても貫通
電流を防止でき、かつ上記第１の電源ＶＤＤＨと上記内
部回路ブロック２２１専用の低電位の第２の電源ＶＤＤ
Ｌが共に電源ＯＦＦの状態から、上記第１の電源ＶＤＤ
Ｈが先に立ち上がり、遅れて上記第２の電源ＶＤＤＬが
立ち上がった場合でも、入出力端子２２７は常にＨｉｚ
で、不要な電位の出力を防止することが可能となる。
【００２２】
【発明の効果】以上説明したように、本発明の多電源ワ
ンチップマイクロコンピュータは、Ｉ/Ｏ部に電源遮断
制御及び電源立ち上げ制御内蔵レベルシフター機能付き
入出力制御ブロックを有し、上記制御ブロックの電源遮
断制御線及び電源立ち上げ制御線を上記ワンチップマイ
クロコンピュータ上のプログラムで制御及びリセット端
子を接続する手段を有することにより、不要なＩ/Ｏ電
源を遮断した場合、不要な貫通電流が発生せずセットの
低消費電力に対応でき、また内部回路の電源と分離した
複数のＩ/Ｏ電源を搭載するワンチップマイクロコンピ
ュータにおいて、電源立ち上げ時の不要な貫通電流及び
出力端子への不安定な出力を防止する高い動作信頼性を
持った多電源内蔵ワンチップマイクロコンピュータを提
供することが出来るものである。
ンチップマイクロコンピュータは、Ｉ/Ｏ部に電源遮断
制御及び電源立ち上げ制御内蔵レベルシフター機能付き
入出力制御ブロックを有し、上記制御ブロックの電源遮
断制御線及び電源立ち上げ制御線を上記ワンチップマイ
クロコンピュータ上のプログラムで制御及びリセット端
子を接続する手段を有することにより、不要なＩ/Ｏ電
源を遮断した場合、不要な貫通電流が発生せずセットの
低消費電力に対応でき、また内部回路の電源と分離した
複数のＩ/Ｏ電源を搭載するワンチップマイクロコンピ
ュータにおいて、電源立ち上げ時の不要な貫通電流及び
出力端子への不安定な出力を防止する高い動作信頼性を
持った多電源内蔵ワンチップマイクロコンピュータを提
供することが出来るものである。
【図１】本発明の第１の実施の形態の電源遮断制御内蔵
レベルシフタ機能付き入力制御回路ブロックを示すブロ
ック図
レベルシフタ機能付き入力制御回路ブロックを示すブロ
ック図
【図２】本発明の第２の実施の形態の電源立ち上げ制御
内蔵レベルシフター機能付き出力制御ブロックを示すブ
ロック図
内蔵レベルシフター機能付き出力制御ブロックを示すブ
ロック図
【図３】本発明の第３の実施の形態の電源遮断制御及び
電源立ち上げ制御内蔵レベルシフター機能付き入出力制
御ブロックを示すブロック図
電源立ち上げ制御内蔵レベルシフター機能付き入出力制
御ブロックを示すブロック図
【図４】本発明の第４の実施の形態のワンチップマイク
ロコンピュータを示すブロック図
ロコンピュータを示すブロック図
【図５】本発明の第５の実施の形態のワンチップマイク
ロコンピュータを示すブロック図
ロコンピュータを示すブロック図
【図６】本発明の第６の実施の形態の多電源内蔵ワンチ
ップマイクロコンピュータを示すブロック図
ップマイクロコンピュータを示すブロック図
【図７】本発明の第１の実施の形態の従来のブロック図
【図８】本発明の第２の実施の形態の従来のブロック図
ＶＤＤH 入力制御回路ブロック専用の高電位の第１の
電源 ＶＤＤL 入力制御回路ブロックを除く内部回路ブロッ
ク専用の低電位の第２の電源 １ ＶＤＤH系入力制御回路ブロック ２ ＶＤＤH系シュミット入力回路 １０ 電源遮断制御内蔵レベルシフター部 １１ ＶＤＤＬ系NOR型回路 ２０ 電源遮断制御内蔵レベルシフタ機能付き入力
制御回路ブロック ２１ ＶＤＤH系入力端子 Ｓ１ ＶＤＤH系シュミット入力回路２の出力信号 ２２ ＶＤＤＬ系電源遮断制御信号 ２３ ＶＤＤＬ系NOR型回路１１の出力 ４０ ＶＤＤＨ系出力制御ブロック ４１ ＶＤＤＨ系Ｐｃｈ出力バッファ ４２ ＶＤＤＨ系Ｎｃｈ出力バッファー ４３ ＶＤＤＨ系ＮＡＮＤ型回路 ４４ ＶＤＤＨ系ＮＯＲ型回路 ４５ ＶＤＤＨ系インバータ回路 ５０ ＶＤＤＬ系出力信号８３に接続された第１の
電源立ち上げ制御内蔵レベルシフター部 ５１ 第１のＶＤＤＨ系インバータ回路 ５２ 第１のＶＤＤＨ系Ｐｃｈトランジスタ ５３ 第４のＶＤＤＨ系Ｎｃｈトランジスタ ５４ 第３のＶＤＤＨ系Ｎｃｈトランジスタ ５５ 第５のＶＤＤＨ系Ｎｃｈトランジスタ ５６ 第２のＶＤＤＨ系Ｎｃｈトランジスタ ５７ 第２のＶＤＤＬ系インバータ回路 ５８ 第３のＶＤＤＬ系インバータ回路 ５９ 第１のＶＤＤＨ系Ｎｃｈトランジスタ ６０ ＶＤＤＬ系出力制御信号８４に接続された第
２の電源立ち上げ制御内蔵レベルシフター部 ７０ 電源立ち上げ制御内蔵レベルシフター部 ８０ 電源立ち上げ制御内蔵レベルシフター機能付
き出力制御ブロック ８１ ＶＤＤＨ系出力端子 ８２ 電源立ち上げ制御信号 ８３ ＶＤＤＬ系出力信号 ８４ ＶＤＤＬ系出力制御信号 Ｓ２ ＶＤＤＨ系インバータ回路５１の出力信号 Ｓ３ ＶＤＤＬ系インバータ回路５７の出力信号 Ｓ４ ＶＤＤＬ系インバータ回路５８の出力信号 Ｓ５ ＶＤＤＨ系Ｎｃｈトランジスタ５４のドレイ
ン出力信号 Ｓ６ ＶＤＤＨ系Ｎｃｈトランジスタ５６のドレイ
ン出力信号 Ｓ７ ＶＤＤＨ系Ｐｃｈトランジスタ５２のドレイ
ン出力信号 Ｓ８ ＶＤＤＨ系ＮＡＮＤ型回路４３の出力信号 Ｓ９ 電源立ち上げ制御内蔵レベルシフター部６０
の出力信号 Ｓ１０ ＶＤＤＨ系インバータ回路４５の出力信号 Ｓ１１ ＶＤＤＨ系ＮＯＲ型回路４４の出力信号 ９０ 電源遮断制御内蔵レベルシフタ機能付き入力
制御ブロック２０と同一の入力制御ブロック ９１ 電源立ち上げ制御内蔵レベルシフター機能付
き出力制御ブロック８０と同一の出力制御ブロック ９２ 電源遮断制御及び電源立ち上げ制御内蔵レベ
ルシフター機能付き入出力制御ブロック ９３ ＶＤＤＨ系入出力端子 ９４ ＶＤＤＬ系電源遮断制御信号 ９５ ＶＤＤＨ系入出力端子９３のＶＤＤＬ系入力
信号 ９６ 電源立ち上げ制御信号 ９７ ＶＤＤＬ系出力信号 ９８ ＶＤＤＬ系出力制御信号 ２００ 入力及び入出力制御ブロック ２０１ ＶＤＤＬ系内部回路ブロック ２０２ 電源遮断制御内蔵レベルシフタ機能付き入力
制御ブロック ２０３ 電源遮断制御及び電源立ち上げ制御内蔵レベ
ルシフター機能付き入出力制御ブロック ２０４ ＶＤＤＨ系入力端子 ２０５ ＶＤＤＨ系入出力端子 ２０６ ワンチップマイクロコンピュータ Ｓ２０ ＶＤＤＬ系電源遮断制御信号 Ｓ２１ ＶＤＤＨ系入力端子２０４のＶＤＤＬ系入力
信号 Ｓ２２ 電源立ち上げ制御信号 Ｓ２３ ＶＤＤＬ系出力信号 Ｓ２４ ＶＤＤＬ系出力制御信号 Ｓ２５ ＶＤＤＬ電源ライン ２１０ 出力及び入出力制御ブロック ２１１ ＶＤＤＬ系内部回路ブロック ２１２ 電源立ち上げ制御内蔵レベルシフター機能付
き出力制御ブロック ２１３ 電源遮断制御及び電源立ち上げ制御内蔵レベ
ルシフター機能付き入出力制御ブロック ２１４ リセット回路ブロック ２１５ ＶＤＤＨ系リセット端子 ２１６ ＶＤＤＨ系出力端子 ２１７ ＶＤＤＨ系入出力端子 ２１８ ワンチップマイクロコンピュータ Ｓ２６ ＶＤＤＨ系リセット信号 Ｓ２７ ＶＤＤＬ系電源遮断制御信号 Ｓ２８ ＶＤＤＨ系入出力端子２１７のＶＤＤＬ系入
力信号 Ｓ２９ ＶＤＤＨ系入出力端子２１７のＶＤＤＬ系出
力信号 Ｓ３０ ＶＤＤＨ系入出力端子２１７のＶＤＤＬ系出
力制御信号 Ｓ３１ ＶＤＤＬ電源ライン ２２０ ＶＤＤＨ１系入出力ブロック ２２１ ＶＤＤＬ系内部回路ブロック ２２２ 電源遮断制御及び電源立ち上げ制御内蔵レベ
ルシフター機能付き入出力制御ブロック ２２３ リセット回路ブロック ２２４ ＶＤＤＨ２系入出力ブロック ２２５ ＶＤＤＨ３系入出力ブロック ２２６ ＶＤＤＨ系リセット端子 ２２７ ＶＤＤＨ系入出力端子 Ｓ３２ ＶＤＤＨ系リセット信号 Ｓ３３ ＶＤＤＬ系電源遮断制御信号 Ｓ３４ ＶＤＤＨ系入出力端子２２７のＶＤＤＬ系入
力信号 Ｓ３５ ＶＤＤＬ系出力信号 Ｓ３６ ＶＤＤＬ系出力制御信号 Ｓ３７ ＶＤＤＬ電源ライン
電源 ＶＤＤL 入力制御回路ブロックを除く内部回路ブロッ
ク専用の低電位の第２の電源 １ ＶＤＤH系入力制御回路ブロック ２ ＶＤＤH系シュミット入力回路 １０ 電源遮断制御内蔵レベルシフター部 １１ ＶＤＤＬ系NOR型回路 ２０ 電源遮断制御内蔵レベルシフタ機能付き入力
制御回路ブロック ２１ ＶＤＤH系入力端子 Ｓ１ ＶＤＤH系シュミット入力回路２の出力信号 ２２ ＶＤＤＬ系電源遮断制御信号 ２３ ＶＤＤＬ系NOR型回路１１の出力 ４０ ＶＤＤＨ系出力制御ブロック ４１ ＶＤＤＨ系Ｐｃｈ出力バッファ ４２ ＶＤＤＨ系Ｎｃｈ出力バッファー ４３ ＶＤＤＨ系ＮＡＮＤ型回路 ４４ ＶＤＤＨ系ＮＯＲ型回路 ４５ ＶＤＤＨ系インバータ回路 ５０ ＶＤＤＬ系出力信号８３に接続された第１の
電源立ち上げ制御内蔵レベルシフター部 ５１ 第１のＶＤＤＨ系インバータ回路 ５２ 第１のＶＤＤＨ系Ｐｃｈトランジスタ ５３ 第４のＶＤＤＨ系Ｎｃｈトランジスタ ５４ 第３のＶＤＤＨ系Ｎｃｈトランジスタ ５５ 第５のＶＤＤＨ系Ｎｃｈトランジスタ ５６ 第２のＶＤＤＨ系Ｎｃｈトランジスタ ５７ 第２のＶＤＤＬ系インバータ回路 ５８ 第３のＶＤＤＬ系インバータ回路 ５９ 第１のＶＤＤＨ系Ｎｃｈトランジスタ ６０ ＶＤＤＬ系出力制御信号８４に接続された第
２の電源立ち上げ制御内蔵レベルシフター部 ７０ 電源立ち上げ制御内蔵レベルシフター部 ８０ 電源立ち上げ制御内蔵レベルシフター機能付
き出力制御ブロック ８１ ＶＤＤＨ系出力端子 ８２ 電源立ち上げ制御信号 ８３ ＶＤＤＬ系出力信号 ８４ ＶＤＤＬ系出力制御信号 Ｓ２ ＶＤＤＨ系インバータ回路５１の出力信号 Ｓ３ ＶＤＤＬ系インバータ回路５７の出力信号 Ｓ４ ＶＤＤＬ系インバータ回路５８の出力信号 Ｓ５ ＶＤＤＨ系Ｎｃｈトランジスタ５４のドレイ
ン出力信号 Ｓ６ ＶＤＤＨ系Ｎｃｈトランジスタ５６のドレイ
ン出力信号 Ｓ７ ＶＤＤＨ系Ｐｃｈトランジスタ５２のドレイ
ン出力信号 Ｓ８ ＶＤＤＨ系ＮＡＮＤ型回路４３の出力信号 Ｓ９ 電源立ち上げ制御内蔵レベルシフター部６０
の出力信号 Ｓ１０ ＶＤＤＨ系インバータ回路４５の出力信号 Ｓ１１ ＶＤＤＨ系ＮＯＲ型回路４４の出力信号 ９０ 電源遮断制御内蔵レベルシフタ機能付き入力
制御ブロック２０と同一の入力制御ブロック ９１ 電源立ち上げ制御内蔵レベルシフター機能付
き出力制御ブロック８０と同一の出力制御ブロック ９２ 電源遮断制御及び電源立ち上げ制御内蔵レベ
ルシフター機能付き入出力制御ブロック ９３ ＶＤＤＨ系入出力端子 ９４ ＶＤＤＬ系電源遮断制御信号 ９５ ＶＤＤＨ系入出力端子９３のＶＤＤＬ系入力
信号 ９６ 電源立ち上げ制御信号 ９７ ＶＤＤＬ系出力信号 ９８ ＶＤＤＬ系出力制御信号 ２００ 入力及び入出力制御ブロック ２０１ ＶＤＤＬ系内部回路ブロック ２０２ 電源遮断制御内蔵レベルシフタ機能付き入力
制御ブロック ２０３ 電源遮断制御及び電源立ち上げ制御内蔵レベ
ルシフター機能付き入出力制御ブロック ２０４ ＶＤＤＨ系入力端子 ２０５ ＶＤＤＨ系入出力端子 ２０６ ワンチップマイクロコンピュータ Ｓ２０ ＶＤＤＬ系電源遮断制御信号 Ｓ２１ ＶＤＤＨ系入力端子２０４のＶＤＤＬ系入力
信号 Ｓ２２ 電源立ち上げ制御信号 Ｓ２３ ＶＤＤＬ系出力信号 Ｓ２４ ＶＤＤＬ系出力制御信号 Ｓ２５ ＶＤＤＬ電源ライン ２１０ 出力及び入出力制御ブロック ２１１ ＶＤＤＬ系内部回路ブロック ２１２ 電源立ち上げ制御内蔵レベルシフター機能付
き出力制御ブロック ２１３ 電源遮断制御及び電源立ち上げ制御内蔵レベ
ルシフター機能付き入出力制御ブロック ２１４ リセット回路ブロック ２１５ ＶＤＤＨ系リセット端子 ２１６ ＶＤＤＨ系出力端子 ２１７ ＶＤＤＨ系入出力端子 ２１８ ワンチップマイクロコンピュータ Ｓ２６ ＶＤＤＨ系リセット信号 Ｓ２７ ＶＤＤＬ系電源遮断制御信号 Ｓ２８ ＶＤＤＨ系入出力端子２１７のＶＤＤＬ系入
力信号 Ｓ２９ ＶＤＤＨ系入出力端子２１７のＶＤＤＬ系出
力信号 Ｓ３０ ＶＤＤＨ系入出力端子２１７のＶＤＤＬ系出
力制御信号 Ｓ３１ ＶＤＤＬ電源ライン ２２０ ＶＤＤＨ１系入出力ブロック ２２１ ＶＤＤＬ系内部回路ブロック ２２２ 電源遮断制御及び電源立ち上げ制御内蔵レベ
ルシフター機能付き入出力制御ブロック ２２３ リセット回路ブロック ２２４ ＶＤＤＨ２系入出力ブロック ２２５ ＶＤＤＨ３系入出力ブロック ２２６ ＶＤＤＨ系リセット端子 ２２７ ＶＤＤＨ系入出力端子 Ｓ３２ ＶＤＤＨ系リセット信号 Ｓ３３ ＶＤＤＬ系電源遮断制御信号 Ｓ３４ ＶＤＤＨ系入出力端子２２７のＶＤＤＬ系入
力信号 Ｓ３５ ＶＤＤＬ系出力信号 Ｓ３６ ＶＤＤＬ系出力制御信号 Ｓ３７ ＶＤＤＬ電源ライン
Claims (6)
- 【請求項１】 入力端子を含む入力制御回路ブロック専
用の高電位の第１の電源と上記入力制御回路ブロックを
除く内部回路ブロック専用の低電位の第２の電源を備え
た２電源入力制御回路ブロックにおいて、上記２電源入
力制御回路ブロックは、上記入力端子からの信号を所定
の入力レベル及びシュミット幅に決定する上記第１の電
源に接続された入力制御ブロックと上記入力制御ブロッ
クからの出力信号を上記内部回路ブロック専用の第２の
電源に電圧変換する上記第２の電源に接続されたレベル
シフター部より構成され、上記レベルシフター部は電源
遮断制御信号を有し、上記電源遮断制御信号と上記第１
の電源に接続された入力制御ブロックの出力を２入力と
するNOR型回路で構成され、上記NOR型回路の出力を上記
２電源入力制御回路ブロックの出力に接続されたことを
特徴とする電源遮断制御内蔵レベルシフタ機能付き入力
制御回路ブロック - 【請求項２】 出力端子を含む出力制御回路ブロック専
用の高電位の第１の電源と上記出力制御回路ブロックを
除く内部回路専用の低電位の第２の電源を備えた２電源
出力制御回路ブロックにおいて、上記２電源出力制御回
路ブロックは、上記出力端子の出力信号及び出力制御信
号を制御する上記第１の電源に接続された出力制御回路
ブロックと上記内部回路ブロックからの出力及び出力制
御信号を上記出力制御回路専用の第１の電源に電圧変換
する上記第１と第２の電源に接続されたレベルシフター
部より構成され、上記レベルシフター部は電源立ち上げ
制御信号を有する第１と第２のレベルシフターを有し、
上記第１のレベルシフターは上記電源立ち上げ制御信号
を入力にする高電位のソース側が第１の電源に接続され
た第１のインバータの出力において、ソース側が第１の
電源に接続された第１のPｃｈトランジスタのゲートに
接続され、上記第１のPｃｈトランジスタのドレインが
上記第１のインバータの出力をゲートとする第１のNｃ
ｈトランジスタのドレインに接続され、上記第１のNｃ
ｈトランジスタのソースはGNDに接続され、上記内部回
路ブロックからの出力信号を入力とする第２のインバー
タと上記第２のインバータの出力を入力とする第３のイ
ンバータにおいて、上記第２及び第３のインバータの高
電位のソース側は第２の電源に接続され、上記第２のイ
ンバータの出力をゲートに接続した第２のNｃｈトラン
ジスタのソースはGNDに接続され、上記第３のインバー
タの出力をゲートに接続した第３のNｃｈトランジスタ
のソースはGNDに接続され、上記第２のNｃｈトランジス
タのドレインは、ソースとドレインをそれぞれ上記第１
のPｃｈトランジスタのドレイン及び第３のNｃｈトラン
ジスタのドレインに接続された第４のNｃｈトランジス
タのゲートに接続され、上記第３のNｃｈトランジスタ
のドレインは、ソースとドレインをそれぞれ上記第１の
Pｃｈトランジスタのドレイン及び第２のNｃｈトランジ
スタのドレインに接続された第５のNｃｈトランジスタ
のゲートに接続され、上記第５のNｃｈトランジスタの
ドレインを出力とする第１の電源立ち上げ制御内蔵レベ
ルシフター部を構成し、他方の第２のレベルシフターは
上記第１の電源立ち上げ制御内蔵レベルシフター部にお
ける上記内部回路ブロックからの出力信号を出力制御信
号に置き換えた同一回路構成を有し、上記第１のレベル
シフター部の出力を上記第１の電源に接続された出力制
御回路ブロックの出力信号とし、上記第２のレベルシフ
ター部の出力信号を上記第１の電源に接続された出力制
御回路ブロックの出力制御信号と接続されたことを特徴
とする電源立ち上げ制御内蔵レベルシフター機能付き出
力制御ブロック - 【請求項３】 入出力端子を含む入出力制御回路ブロッ
ク専用の高電位の第１の電源と上記入出力制御回路ブロ
ックを除く内部回路ブロック専用の低電位の第２の電源
を備えた２電源入出力制御回路ブロックにおいて、上記
２電源入出力制御回路ブロックは、請求項１で記載した
電源遮断制御内蔵レベルシフタ機能付き入力制御回路ブ
ロックにおける入力端子と請求項２で記載した電源立ち
上げ制御内蔵レベルシフター機能付き出力制御ブロック
における出力端子を入出力端子として接続したことを特
徴とする電源遮断制御及び電源立ち上げ制御内蔵レベル
シフター機能付き入出力制御ブロック - 【請求項４】 入力端子を含む入力制御回路ブロック及
び入出力端子を含む入出力制御回路ブロック専用の高電
位の第１の電源と上記入力及び入出力制御回路ブロック
を除く内部回路ブロック専用の低電位の第２の電源を備
えた２電源内蔵ワンチップマイクロコンピュータにおい
て、上記ワンチップマイクロコンピュータの複数ある入
力端子を上記請求項１の電源遮断制御内蔵レベルシフタ
機能付き入力制御回路ブロックに接続し、上記ワンチッ
プマイクロコンピュータの複数ある入出力端子を上記請
求項３の電源遮断制御及び電源立ち上げ制御内蔵レベル
シフター機能付き入出力制御ブロックにそれぞれ接続
し、上記電源遮断制御内蔵レベルシフタ機能付き入力制
御回路ブロックの電源遮断制御信号を上記２電源内蔵ワ
ンチップマイクロコンピュータにおける内部回路の制御
信号に接続し、同様に上記電源遮断制御及び電源立ち上
げ制御内蔵レベルシフター機能付き入出力制御ブロック
の電源遮断制御信号を上記２電源内蔵ワンチップマイク
ロコンピュータにおける内部回路の制御信号に接続した
ことを特徴とするワンチップマイクロコンピュータ - 【請求項５】 出力端子を含む出力制御回路ブロック及
び入出力端子を含む入出力制御回路ブロック専用の高電
位の第１の電源と上記出力及び入出力制御回路ブロック
を除く内部回路ブロック専用の低電位の第２の電源を備
えた２電源内蔵ワンチップマイクロコンピュータにおい
て、上記ワンチップマイクロコンピュータの複数ある出
力端子を上記請求項２の電源立ち上げ制御内蔵レベルシ
フター機能付き出力制御ブロックに接続し、上記ワンチ
ップマイクロコンピュータの複数ある入出力端子を上記
請求項３の電源遮断制御及び電源立ち上げ制御内蔵レベ
ルシフター機能付き入出力制御ブロックにそれぞれ接続
し、上記電源立ち上げ制御内蔵レベルシフター機能付き
出力制御ブロックの電源立ち上げ制御信号を上記２電源
内蔵ワンチップマイクロコンピュータにおけるリセット
端子の出力信号に接続し、同様に上記電源遮断制御及び
電源立ち上げ制御内蔵レベルシフター機能付き入出力制
御ブロックの電源立ち上げ制御信号を上記２電源内蔵ワ
ンチップマイクロコンピュータにおけるリセット端子の
出力信号に接続したことを特徴とするワンチップマイク
ロコンピュータ。 - 【請求項６】 任意の入出力端子プロック毎に分離され
た入出力制御回路ブロック専用の高電位の複数電源及び
上記入出力制御回路ブロックを除く内部回路ブロック専
用の低電位の電源を備えた多電源内蔵ワンチップマイク
ロコンピュータにおいて、上記ワンチップマイクロコン
ピュータの複数ある入出力端子を上記請求項３の電源遮
断制御及び電源立ち上げ制御内蔵レベルシフター機能付
き入出力制御ブロックにそれぞれ接続し、上記電源遮断
制御及び電源立ち上げ制御内蔵レベルシフター機能付き
入出力制御ブロックは、上記の任意に電源分離された入
出力端子プロック毎に分離され、上記電源遮断制御及び
電源立ち上げ制御内蔵レベルシフター機能付き入出力制
御ブロックの電源遮断制御信号を上記多電源内蔵ワンチ
ップマイクロコンピュータにおける内部回路の制御信号
に接続し、同様に上記電源遮断制御及び電源立ち上げ制
御内蔵レベルシフター機能付き入出力制御ブロックの電
源立ち上げ制御信号を上記多電源内蔵ワンチップマイク
ロコンピュータにおけるリセット端子の出力信号に接続
したことを特徴とする多電源ワンチップマイクロコンピ
ュータ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002092151A JP2003288331A (ja) | 2002-03-28 | 2002-03-28 | 多電源内蔵ワンチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002092151A JP2003288331A (ja) | 2002-03-28 | 2002-03-28 | 多電源内蔵ワンチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003288331A true JP2003288331A (ja) | 2003-10-10 |
Family
ID=29237064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002092151A Pending JP2003288331A (ja) | 2002-03-28 | 2002-03-28 | 多電源内蔵ワンチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003288331A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1504988A2 (en) | 2003-08-07 | 2005-02-09 | Shimano Inc. | Bicycle sprocket |
| US7598791B2 (en) | 2005-11-30 | 2009-10-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated apparatus using two or more types of power supplies |
-
2002
- 2002-03-28 JP JP2002092151A patent/JP2003288331A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1504988A2 (en) | 2003-08-07 | 2005-02-09 | Shimano Inc. | Bicycle sprocket |
| US7598791B2 (en) | 2005-11-30 | 2009-10-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated apparatus using two or more types of power supplies |
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