JPH10215166A - 高出力電圧生成用半導体回路 - Google Patents
高出力電圧生成用半導体回路Info
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- JPH10215166A JPH10215166A JP9348877A JP34887797A JPH10215166A JP H10215166 A JPH10215166 A JP H10215166A JP 9348877 A JP9348877 A JP 9348877A JP 34887797 A JP34887797 A JP 34887797A JP H10215166 A JPH10215166 A JP H10215166A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】出力端に加わる電圧の変動幅を大きくしながら
も、低いチャネルブレークダウン電圧を有するＭＯＳト
ランジスタから構成される高出力電圧生成用半導体回路
を提供する。 【解決手段】本半導体回路は、第１コントロール信号Ｖ
Ｃ１を基にオン／オフ動作するトランジスタＰＭ１，Ｍ
Ｎ１と、第２コントロール信号ＶＣ２を基にオン／オフ
動作するトランジスタＰＭ２，ＭＮ２と、ゲート端子に
入力される第２コントロール信号ＶＣ２に応じてドレイ
ン端子の電圧をプルアップ／プルダウンするトランジス
タＰＭ５，ＭＮ５と、トランジスタＰＭ１，ＭＮ１の動
作に応じて入力信号ＶＩＮがゲート端子に入力されるト
ランジスタＭＰ３，ＭＮ３と、トランジスタＰＭ２，Ｍ
Ｎ２の動作に応じて第１コントロール信号ＶＣ１がゲー
ト端子に入力されるトランジスタＭＰ４，ＭＮ４と、を
含んで構成される。
も、低いチャネルブレークダウン電圧を有するＭＯＳト
ランジスタから構成される高出力電圧生成用半導体回路
を提供する。 【解決手段】本半導体回路は、第１コントロール信号Ｖ
Ｃ１を基にオン／オフ動作するトランジスタＰＭ１，Ｍ
Ｎ１と、第２コントロール信号ＶＣ２を基にオン／オフ
動作するトランジスタＰＭ２，ＭＮ２と、ゲート端子に
入力される第２コントロール信号ＶＣ２に応じてドレイ
ン端子の電圧をプルアップ／プルダウンするトランジス
タＰＭ５，ＭＮ５と、トランジスタＰＭ１，ＭＮ１の動
作に応じて入力信号ＶＩＮがゲート端子に入力されるト
ランジスタＭＰ３，ＭＮ３と、トランジスタＰＭ２，Ｍ
Ｎ２の動作に応じて第１コントロール信号ＶＣ１がゲー
ト端子に入力されるトランジスタＭＰ４，ＭＮ４と、を
含んで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、低いチャネルブレ
ークダウン電圧を有するＣＭＯＳ素子を用いて構成され
る半導体回路に関し、特に、高い電圧を出力できるよう
にした高出力電圧生成用半導体回路に関する。
ークダウン電圧を有するＣＭＯＳ素子を用いて構成され
る半導体回路に関し、特に、高い電圧を出力できるよう
にした高出力電圧生成用半導体回路に関する。
【０００２】
【従来の技術】一般に、半導体デバイスが高集積化され
るにつれて、ＭＯＳトランジスタのチャネル長が短くな
り、これがチャネルブレークダウン電圧の低下にも繋が
る。ここでチャネルブレークダウンとは、ＭＯＳトラン
ジスタにおける一般的なブレークダウン現象のことであ
り、特に、高い電圧を印加した場合の突き抜け現象（pu
nch-through phenomenon）を意味する。このため、高い
出力電圧が出せなくなるという問題点が生じる。かかる
問題点を解消するための従来の高出力電圧生成用半導体
回路としては、例えば、図５の構成図に示すような回路
などがある。
るにつれて、ＭＯＳトランジスタのチャネル長が短くな
り、これがチャネルブレークダウン電圧の低下にも繋が
る。ここでチャネルブレークダウンとは、ＭＯＳトラン
ジスタにおける一般的なブレークダウン現象のことであ
り、特に、高い電圧を印加した場合の突き抜け現象（pu
nch-through phenomenon）を意味する。このため、高い
出力電圧が出せなくなるという問題点が生じる。かかる
問題点を解消するための従来の高出力電圧生成用半導体
回路としては、例えば、図５の構成図に示すような回路
などがある。
【０００３】図５によれば、従来の高出力電圧生成用半
導体回路は、動作制御のための限界電圧ＶＳＨＬＤの入
力をゲート端子に受け、入力信号ＶＩＮをソース端子に
受ける第１ＰＭＯＳトランジスタＰ１と、第１ＰＭＯＳ
トランジスタＰ１のドレイン端子から出力される信号の
入力をゲート端子に受け、所定の正の電圧ＶＤＤの入力
をソース端子に受ける第２ＰＭＯＳトランジスタＰ２
と、第２ＰＭＯＳトランジスタＰ２のドレイン端子から
出力される信号の入力をソース端子に受け、限界電圧Ｖ
ＳＨＬＤの入力をゲート端子に受けて動作する第３ＰＭ
ＯＳトランジスタＰ３と、限界電圧ＶＳＨＬＤの入力を
ゲート端子に受け、入力信号ＶＩＮをドレイン端子に受
ける第１ＮＭＯＳトランジスタＮ１と、第１ＮＭＯＳト
ランジスタＮ１のソース端子から出力される信号の入力
をゲート端子に受け、ソース端子が接地された第２ＮＭ
ＯＳトランジスタＮ２と、第２ＮＭＯＳトランジスタＮ
２のドレイン端子がソース端子に連結され、第３ＰＯＳ
トランジスタＰ３のドレイン端子の電圧がドレイン端子
に印加され、限界電圧ＶＳＨＬＤの入力をゲート端子に
受けて動作する第３ＮＭＯＳトランジスタＮ３と、から
構成される。
導体回路は、動作制御のための限界電圧ＶＳＨＬＤの入
力をゲート端子に受け、入力信号ＶＩＮをソース端子に
受ける第１ＰＭＯＳトランジスタＰ１と、第１ＰＭＯＳ
トランジスタＰ１のドレイン端子から出力される信号の
入力をゲート端子に受け、所定の正の電圧ＶＤＤの入力
をソース端子に受ける第２ＰＭＯＳトランジスタＰ２
と、第２ＰＭＯＳトランジスタＰ２のドレイン端子から
出力される信号の入力をソース端子に受け、限界電圧Ｖ
ＳＨＬＤの入力をゲート端子に受けて動作する第３ＰＭ
ＯＳトランジスタＰ３と、限界電圧ＶＳＨＬＤの入力を
ゲート端子に受け、入力信号ＶＩＮをドレイン端子に受
ける第１ＮＭＯＳトランジスタＮ１と、第１ＮＭＯＳト
ランジスタＮ１のソース端子から出力される信号の入力
をゲート端子に受け、ソース端子が接地された第２ＮＭ
ＯＳトランジスタＮ２と、第２ＮＭＯＳトランジスタＮ
２のドレイン端子がソース端子に連結され、第３ＰＯＳ
トランジスタＰ３のドレイン端子の電圧がドレイン端子
に印加され、限界電圧ＶＳＨＬＤの入力をゲート端子に
受けて動作する第３ＮＭＯＳトランジスタＮ３と、から
構成される。
【０００４】この時、第１〜第３ＰＭＯＳトランジスタ
Ｐ１〜Ｐ３の基板バイアス電圧は正の電圧ＶＤＤによっ
て設定され、第１〜第３ＮＭＯＳトランジスタＮ１〜Ｎ
３の基板バイアス電圧は接地電位に設定される。このよ
うに構成される従来のチャネルブレークダウン現象を防
止するための半導体回路は、例えば、米国特許第５，４
６５，０５４号明細書等に詳しく説明されている。ここ
では、その動作の概略について述べることにする。
Ｐ１〜Ｐ３の基板バイアス電圧は正の電圧ＶＤＤによっ
て設定され、第１〜第３ＮＭＯＳトランジスタＮ１〜Ｎ
３の基板バイアス電圧は接地電位に設定される。このよ
うに構成される従来のチャネルブレークダウン現象を防
止するための半導体回路は、例えば、米国特許第５，４
６５，０５４号明細書等に詳しく説明されている。ここ
では、その動作の概略について述べることにする。
【０００５】限界電圧ＶＳＨＬＤをＤＣ５Ｖに設定して
印加し、トランジスタ駆動用電圧として用いられる正の
電圧ＶＤＤを１０Ｖに設定する場合、常時ターンオンさ
れるトランジスタは、第１、３ＰＭＯＳトランジスタＰ
１，Ｐ３と第１、第３ＮＭＯＳトランジスタＮ１，Ｎ３
とである。この際、第２ＮＭＯＳトランジスタＮ２と第
２ＰＭＯＳトランジスタＰ２とは、入力電圧ＶＩＮの論
理状態に応じてターンオン／オフ動作を行う。
印加し、トランジスタ駆動用電圧として用いられる正の
電圧ＶＤＤを１０Ｖに設定する場合、常時ターンオンさ
れるトランジスタは、第１、３ＰＭＯＳトランジスタＰ
１，Ｐ３と第１、第３ＮＭＯＳトランジスタＮ１，Ｎ３
とである。この際、第２ＮＭＯＳトランジスタＮ２と第
２ＰＭＯＳトランジスタＰ２とは、入力電圧ＶＩＮの論
理状態に応じてターンオン／オフ動作を行う。
【０００６】従って、入力電圧ＶＩＮの論理状態がロー
であれば、第２ＰＭＯＳトランジスタＰ２はターンオン
し、第２ＮＭＯＳトランジスタＮ２はターンオフするた
めに、第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳト
ランジスタＮ３の共通ドレイン端子の電圧は駆動電圧で
ある正の電圧ＶＤＤとなり、ハイ状態を保持する。その
逆の場合、即ち入力電圧ＶＩＮの論理状態がハイであれ
ば、第２ＰＭＯＳトランジスタＰ２はターンオフするの
に対して、第２ＮＭＯＳトランジスタＮ２はターンオン
するために、第３ＰＭＯＳトランジスタＰ３と第３ＮＭ
ＯＳトランジスタＮ３の共通ドレイン端子は接地電位と
なって、ロー状態を保持する。
であれば、第２ＰＭＯＳトランジスタＰ２はターンオン
し、第２ＮＭＯＳトランジスタＮ２はターンオフするた
めに、第３ＰＭＯＳトランジスタＰ３と第３ＮＭＯＳト
ランジスタＮ３の共通ドレイン端子の電圧は駆動電圧で
ある正の電圧ＶＤＤとなり、ハイ状態を保持する。その
逆の場合、即ち入力電圧ＶＩＮの論理状態がハイであれ
ば、第２ＰＭＯＳトランジスタＰ２はターンオフするの
に対して、第２ＮＭＯＳトランジスタＮ２はターンオン
するために、第３ＰＭＯＳトランジスタＰ３と第３ＮＭ
ＯＳトランジスタＮ３の共通ドレイン端子は接地電位と
なって、ロー状態を保持する。
【０００７】なお、入力信号ＶＩＮの電位状態をロー状
態とハイ状態に区分したが、この時の電圧状態は相対的
なものであって、一般的な０Ｖと５Ｖなどの値に限られ
るものではない。上述したように、出力電圧ＶＯＵＴが
０Ｖから１０Ｖまで変わっても、プルアップ機能を行う
第２、３ＰＭＯＳトランジスタＰ２，Ｐ３またはプルダ
ウン機能を行う第２、３ＮＭＯＳトランジスタＮ２，Ｎ
３のそれぞれのソース端子とドレイン端子と間の電圧
は、５Ｖ程度に制限されているために、出力電圧ＶＯＵ
Ｔの変動によるトランジスタチャネルのブレークダウン
現象を防止することが出来る。
態とハイ状態に区分したが、この時の電圧状態は相対的
なものであって、一般的な０Ｖと５Ｖなどの値に限られ
るものではない。上述したように、出力電圧ＶＯＵＴが
０Ｖから１０Ｖまで変わっても、プルアップ機能を行う
第２、３ＰＭＯＳトランジスタＰ２，Ｐ３またはプルダ
ウン機能を行う第２、３ＮＭＯＳトランジスタＮ２，Ｎ
３のそれぞれのソース端子とドレイン端子と間の電圧
は、５Ｖ程度に制限されているために、出力電圧ＶＯＵ
Ｔの変動によるトランジスタチャネルのブレークダウン
現象を防止することが出来る。
【０００８】従って、上記の効果を詳しく説明すると、
チャネルブレークダウン電圧の２倍に相当する電圧を出
力できるようになる。
チャネルブレークダウン電圧の２倍に相当する電圧を出
力できるようになる。
【０００９】
【発明が解決しようとする課題】しかし、図５に示した
従来の半導体回路を用いて、より大きい出力電圧ＶＯＵ
Ｔを得るために正の駆動電圧ＶＤＤを１０Ｖから１５Ｖ
程度に高めると、第２、３ＰＭＯＳトランジスタＰ２，
Ｐ３または第２、３ＮＭＯＳトランジスタＮ２，Ｎ３の
それぞれのソース端子とドレイン端子との間の電圧は、
約７．５Ｖ程度になる。また、正の駆動電圧ＶＤＤを３
０Ｖに高めると、前記各トランジスタのソース端子とド
レイン端子との間の電圧は約１５Ｖ程度になる。
従来の半導体回路を用いて、より大きい出力電圧ＶＯＵ
Ｔを得るために正の駆動電圧ＶＤＤを１０Ｖから１５Ｖ
程度に高めると、第２、３ＰＭＯＳトランジスタＰ２，
Ｐ３または第２、３ＮＭＯＳトランジスタＮ２，Ｎ３の
それぞれのソース端子とドレイン端子との間の電圧は、
約７．５Ｖ程度になる。また、正の駆動電圧ＶＤＤを３
０Ｖに高めると、前記各トランジスタのソース端子とド
レイン端子との間の電圧は約１５Ｖ程度になる。
【００１０】このように従来の高出力電圧生成用半導体
回路では、正の電圧ＶＤＤを過度に高める場合、各トラ
ンジスタＰ２，Ｐ３，Ｎ２，Ｎ３のソース端子とドレイ
ン端子との間に過度に電圧が加わることにより、これら
各トランジスタＰ２，Ｐ３，Ｎ２，Ｎ３がチャネルブレ
ークダウン現象を生じて回路が正常的に動作しなくな
り、結局、正の電圧ＶＤＤの増加範囲を一定の限界値以
上に高めると、チャネルブレークダウン電圧の２倍以上
の出力を出すことはできないという問題点が生じた。
回路では、正の電圧ＶＤＤを過度に高める場合、各トラ
ンジスタＰ２，Ｐ３，Ｎ２，Ｎ３のソース端子とドレイ
ン端子との間に過度に電圧が加わることにより、これら
各トランジスタＰ２，Ｐ３，Ｎ２，Ｎ３がチャネルブレ
ークダウン現象を生じて回路が正常的に動作しなくな
り、結局、正の電圧ＶＤＤの増加範囲を一定の限界値以
上に高めると、チャネルブレークダウン電圧の２倍以上
の出力を出すことはできないという問題点が生じた。
【００１１】本発明は上記の問題点に着目してなされた
もので、電圧のプルアップ動作及びプルダウン動作を多
段階に分割して出力端子に加わる電圧の変動幅を大きく
しながらも、低いチャネルブレークダウン電圧を有する
ＭＯＳトランジスタから構成される高出力電圧生成用半
導体回路を提供することを目的とする。
もので、電圧のプルアップ動作及びプルダウン動作を多
段階に分割して出力端子に加わる電圧の変動幅を大きく
しながらも、低いチャネルブレークダウン電圧を有する
ＭＯＳトランジスタから構成される高出力電圧生成用半
導体回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】このため、本発明の高出
力電圧生成用半導体回路は、互いに相反する位相を有し
一定の周期でレベル変化する第１、第２コントロール信
号のうちの第１コントロール信号に基づいて、互いに反
動的にオン／オフ動作を行い、外部から入力される入力
信号をオン動作時に出力する第１、第２スイッチング素
子と、前記第２コントロール信号に基づいて、互いに反
動的にオン／オフ動作を行い、入力される前記第１コン
トロール信号をオン動作時に出力する第３、第４スイッ
チング素子と、第１ＰＭＯＳトランジスタのドレイン端
子と第１ＮＭＯＳトランジスタのドレイン端子とを連結
したＣＭＯＳ形インバータ構造を有し、各ゲート端子に
入力される前記第２コントロール信号のレベル状態に応
じて、前記連結されたドレイン端子に加わる電圧を前記
第１ＰＭＯＳトランジスタのソース端子に加わる電圧に
略等しくするプルアップ動作、及び前記連結されたドレ
イン端子に加わる電圧を前記第１ＮＭＯＳトランジスタ
のソース端子に加わる電圧に略等しくするプルダウン動
作のいずれかを行う信号出力部と、前記第１スイッチン
グ素子のオン動作時にロー状態の信号がゲート端子に入
力されてターンオンし、ソース端子に入力される駆動電
圧をドレイン端子に出力する第２ＰＭＯＳトランジスタ
と、前記第３スイッチング素子のオン動作時にハイ状態
の信号がゲート端子に入力されてターンオフし、前記第
２ＰＭＯＳトランジスタを介してソース端子に入力され
る前記駆動電圧を一旦貯蔵し、前記第３スイッチング素
子のオフ動作時にターンオンして、前記第１ＰＭＯＳト
ランジスタのソース端子に前記一旦貯蔵した電圧を印加
する第３ＰＭＯＳトランジスタと、前記第４スイッチン
グ素子のオン動作時にロー状態の信号がゲート端子に入
力されてターンオフし、ドレイン端子に入力される前記
第１ＮＭＯＳトランジスタのソース端子に加わる電圧を
一旦貯蔵し、前記第４スイッチング素子のオフ動作時に
ターンオンして、前記ドレイン端子に一旦貯蔵した電圧
をソース端子へ出力する第２ＮＭＯＳトランジスタと、
前記第２スイッチング素子のオン動作時にハイ状態の信
号がゲート端子に入力されてターンオンし、前記第２Ｎ
ＭＯＳトランジスタのソース端子に加わる電圧が印加さ
れるドレイン端子を接地レベルに導通させる第３ＮＭＯ
Ｓトランジスタと、を含んで構成されるものである。
力電圧生成用半導体回路は、互いに相反する位相を有し
一定の周期でレベル変化する第１、第２コントロール信
号のうちの第１コントロール信号に基づいて、互いに反
動的にオン／オフ動作を行い、外部から入力される入力
信号をオン動作時に出力する第１、第２スイッチング素
子と、前記第２コントロール信号に基づいて、互いに反
動的にオン／オフ動作を行い、入力される前記第１コン
トロール信号をオン動作時に出力する第３、第４スイッ
チング素子と、第１ＰＭＯＳトランジスタのドレイン端
子と第１ＮＭＯＳトランジスタのドレイン端子とを連結
したＣＭＯＳ形インバータ構造を有し、各ゲート端子に
入力される前記第２コントロール信号のレベル状態に応
じて、前記連結されたドレイン端子に加わる電圧を前記
第１ＰＭＯＳトランジスタのソース端子に加わる電圧に
略等しくするプルアップ動作、及び前記連結されたドレ
イン端子に加わる電圧を前記第１ＮＭＯＳトランジスタ
のソース端子に加わる電圧に略等しくするプルダウン動
作のいずれかを行う信号出力部と、前記第１スイッチン
グ素子のオン動作時にロー状態の信号がゲート端子に入
力されてターンオンし、ソース端子に入力される駆動電
圧をドレイン端子に出力する第２ＰＭＯＳトランジスタ
と、前記第３スイッチング素子のオン動作時にハイ状態
の信号がゲート端子に入力されてターンオフし、前記第
２ＰＭＯＳトランジスタを介してソース端子に入力され
る前記駆動電圧を一旦貯蔵し、前記第３スイッチング素
子のオフ動作時にターンオンして、前記第１ＰＭＯＳト
ランジスタのソース端子に前記一旦貯蔵した電圧を印加
する第３ＰＭＯＳトランジスタと、前記第４スイッチン
グ素子のオン動作時にロー状態の信号がゲート端子に入
力されてターンオフし、ドレイン端子に入力される前記
第１ＮＭＯＳトランジスタのソース端子に加わる電圧を
一旦貯蔵し、前記第４スイッチング素子のオフ動作時に
ターンオンして、前記ドレイン端子に一旦貯蔵した電圧
をソース端子へ出力する第２ＮＭＯＳトランジスタと、
前記第２スイッチング素子のオン動作時にハイ状態の信
号がゲート端子に入力されてターンオンし、前記第２Ｎ
ＭＯＳトランジスタのソース端子に加わる電圧が印加さ
れるドレイン端子を接地レベルに導通させる第３ＮＭＯ
Ｓトランジスタと、を含んで構成されるものである。
【００１３】また、前記第１、第２コントロール信号
は、それぞれ最高レベル値が前記駆動電圧の略３分の２
（６６％）であることが好ましく、更に、最低レベル値
が前記駆動電圧の略３分の１（３３％）であるこが好ま
しい。また、前記第１コントロール信号は、前記外部か
らの入力信号の位相と同じ位相を有するようにしてもよ
く、更に、前記第２コントロール信号は、前記外部から
の入力信号の位相と相反した位相を有するようにしても
よい。
は、それぞれ最高レベル値が前記駆動電圧の略３分の２
（６６％）であることが好ましく、更に、最低レベル値
が前記駆動電圧の略３分の１（３３％）であるこが好ま
しい。また、前記第１コントロール信号は、前記外部か
らの入力信号の位相と同じ位相を有するようにしてもよ
く、更に、前記第２コントロール信号は、前記外部から
の入力信号の位相と相反した位相を有するようにしても
よい。
【００１４】加えて、前記第２、第３ＰＭＯＳトランジ
スタ及び前記第２、第３ＮＭＯＳトランジスタは、それ
ぞれソース端子とドレイン端子との間に前記駆動電圧の
略３分の１（３３％）に相当する電圧が印加されるよう
にするのが好ましい。
スタ及び前記第２、第３ＮＭＯＳトランジスタは、それ
ぞれソース端子とドレイン端子との間に前記駆動電圧の
略３分の１（３３％）に相当する電圧が印加されるよう
にするのが好ましい。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本実施形態の高出力電圧生
成用半導体回路の構成図である。図１において、本高出
力電圧生成用半導体回路は、所定の電圧値を有する第１
コントロール信号ＶＣ１の入力をゲート端子に受け、入
力信号ＶＩＮをソース端子に受ける第１スイッチング素
子としてのＰＭＯＳトランジスタＭＰ１と、所定の電圧
値を有する第２コントロール信号ＶＣ２の入力をゲート
端子に受け、第１コントロール信号ＶＣ１の入力をソー
ス端子に受ける第３スイッチング素子としてのＰＭＯＳ
トランジスタＭＰ２と、ＰＭＯＳトランジスタＭＰ１の
ドレイン端子から出力される信号の入力をゲート端子に
受け、所定の正の駆動電圧ＶＤＤの入力をソース端子に
受ける第２ＰＭＯＳトランジスタとしてのＰＭＯＳトラ
ンジスタＭＰ３と、ＰＭＯＳトランジスタＭＰ３のドレ
イン端子から出力される信号の入力をソース端子に受
け、ＰＭＯＳトランジスタＭＰ２のドレイン端子から出
力される信号の入力をゲート端子に受けて動作する第３
ＰＭＯＳトランジスタとしてのＰＭＯＳトランジスタＭ
Ｐ４と、第２コントロール信号ＶＣ２の入力をゲート端
子に受け、ＰＭＯＳトランジスタＭＰ４のドレイン端子
から出力される信号の入力をソース端子に受ける第１Ｐ
ＭＯＳトレンジスタとしてのＰＭＯＳトランジスタＭＰ
５と、第１コントロール信号ＶＣ１の入力をゲート端子
に受け、入力信号ＶＩＮをドレイン端子に受ける第２ス
イッチング素子としてのＮＭＯＳトランジスタＭＮ１
と、第２コントロール信号ＶＣ２の入力をゲート端子に
受け、第１コントロール信号ＶＣ１の入力をドレイン端
子に受ける第４スイッチング素子としてのＮＭＯＳトラ
ンジスタＭＮ２と、ＮＭＯＳトランジスタＭＮ１のソー
ス端子から出力される信号の入力をゲート端子に受け、
ソース端子が接地された第３ＮＭＯＳトランジスタとし
てのＮＭＯＳトランジスタＭＮ３と、ＮＭＯＳトランジ
スタＭＮ３のドレイン端子にソース端子が連結され、Ｎ
ＭＯＳトランジスタＭＮ２のソース端子から出力される
信号の入力をゲート端子に受けて動作する第２ＮＭＯＳ
トランジスタとしてのＮＭＯＳトランジスタＭＮ４と、
第２コントロール信号ＶＣ２の入力をゲート端子に受
け、ＮＭＯＳトランジスタＭＮ４のドレイン端子がソー
ス端子に連結され、ＰＭＯＳトランジスタＭＰ５のドレ
イン端子に加わる電圧の入力をドレイン端子に受けて動
作する第１ＮＭＯＳトランジスタとしてのＮＭＯＳトラ
ンジスタＭＮ５とから構成される。
基づいて説明する。図１は、本実施形態の高出力電圧生
成用半導体回路の構成図である。図１において、本高出
力電圧生成用半導体回路は、所定の電圧値を有する第１
コントロール信号ＶＣ１の入力をゲート端子に受け、入
力信号ＶＩＮをソース端子に受ける第１スイッチング素
子としてのＰＭＯＳトランジスタＭＰ１と、所定の電圧
値を有する第２コントロール信号ＶＣ２の入力をゲート
端子に受け、第１コントロール信号ＶＣ１の入力をソー
ス端子に受ける第３スイッチング素子としてのＰＭＯＳ
トランジスタＭＰ２と、ＰＭＯＳトランジスタＭＰ１の
ドレイン端子から出力される信号の入力をゲート端子に
受け、所定の正の駆動電圧ＶＤＤの入力をソース端子に
受ける第２ＰＭＯＳトランジスタとしてのＰＭＯＳトラ
ンジスタＭＰ３と、ＰＭＯＳトランジスタＭＰ３のドレ
イン端子から出力される信号の入力をソース端子に受
け、ＰＭＯＳトランジスタＭＰ２のドレイン端子から出
力される信号の入力をゲート端子に受けて動作する第３
ＰＭＯＳトランジスタとしてのＰＭＯＳトランジスタＭ
Ｐ４と、第２コントロール信号ＶＣ２の入力をゲート端
子に受け、ＰＭＯＳトランジスタＭＰ４のドレイン端子
から出力される信号の入力をソース端子に受ける第１Ｐ
ＭＯＳトレンジスタとしてのＰＭＯＳトランジスタＭＰ
５と、第１コントロール信号ＶＣ１の入力をゲート端子
に受け、入力信号ＶＩＮをドレイン端子に受ける第２ス
イッチング素子としてのＮＭＯＳトランジスタＭＮ１
と、第２コントロール信号ＶＣ２の入力をゲート端子に
受け、第１コントロール信号ＶＣ１の入力をドレイン端
子に受ける第４スイッチング素子としてのＮＭＯＳトラ
ンジスタＭＮ２と、ＮＭＯＳトランジスタＭＮ１のソー
ス端子から出力される信号の入力をゲート端子に受け、
ソース端子が接地された第３ＮＭＯＳトランジスタとし
てのＮＭＯＳトランジスタＭＮ３と、ＮＭＯＳトランジ
スタＭＮ３のドレイン端子にソース端子が連結され、Ｎ
ＭＯＳトランジスタＭＮ２のソース端子から出力される
信号の入力をゲート端子に受けて動作する第２ＮＭＯＳ
トランジスタとしてのＮＭＯＳトランジスタＭＮ４と、
第２コントロール信号ＶＣ２の入力をゲート端子に受
け、ＮＭＯＳトランジスタＭＮ４のドレイン端子がソー
ス端子に連結され、ＰＭＯＳトランジスタＭＰ５のドレ
イン端子に加わる電圧の入力をドレイン端子に受けて動
作する第１ＮＭＯＳトランジスタとしてのＮＭＯＳトラ
ンジスタＭＮ５とから構成される。
【００１６】次に、本実施形態の動作について図２〜図
４の波形図を参照して説明する。図２は、駆動電圧ＶＤ
Ｄが１５Ｖの場合であり、図３は駆動電圧ＶＤＤが３０
Ｖの場合であり、図４は駆動電圧ＶＤＤが１０Ｖの場合
である。図２〜図４はそれぞれ共通して、（Ａ）は各駆
動電圧ＶＤＤによる入出力信号ＶＩＮ，ＶＯＵＴの電圧
波形、（Ｂ）は第１、第２コントロール信号ＶＣ１，Ｖ
Ｃ２の電圧波形である。また、（Ｃ）はＰＭＯＳトラン
ジスタＭＰ３のドレイン端子から出力され、ＰＭＯＳト
ランジスタＭＰ４のソース端子に印加される電圧波形
（図１で点Ｃ）であり、（Ｄ）はＰＭＯＳトランジスタ
ＭＰ４のドレイン端子から出力され、ＰＭＯＳトランジ
スタＭＰ５のソース端子に印加される電圧波形（図１で
点Ｄ）であって、これらの波形は出力端のプルアップ側
ノードに加わる電圧波形を示している。更に、（Ｅ）は
ＮＭＯＳトランジスタＭＮ３のドレイン端子とＮＭＯＳ
トランジスタＭＮ４のソース端子とに加わる電圧波形
（図１で点Ｅ）であり、（Ｆ）はＮＭＯＳトランジスタ
ＭＮ４のドレイン端子とＮＭＯＳトランジスタＭＮ５の
ソース端子とに加わる電圧波形（図１で点Ｆ）であっ
て、これらのは波形は出力端のプルダウン側ノードに加
わる電圧波形を示している。
４の波形図を参照して説明する。図２は、駆動電圧ＶＤ
Ｄが１５Ｖの場合であり、図３は駆動電圧ＶＤＤが３０
Ｖの場合であり、図４は駆動電圧ＶＤＤが１０Ｖの場合
である。図２〜図４はそれぞれ共通して、（Ａ）は各駆
動電圧ＶＤＤによる入出力信号ＶＩＮ，ＶＯＵＴの電圧
波形、（Ｂ）は第１、第２コントロール信号ＶＣ１，Ｖ
Ｃ２の電圧波形である。また、（Ｃ）はＰＭＯＳトラン
ジスタＭＰ３のドレイン端子から出力され、ＰＭＯＳト
ランジスタＭＰ４のソース端子に印加される電圧波形
（図１で点Ｃ）であり、（Ｄ）はＰＭＯＳトランジスタ
ＭＰ４のドレイン端子から出力され、ＰＭＯＳトランジ
スタＭＰ５のソース端子に印加される電圧波形（図１で
点Ｄ）であって、これらの波形は出力端のプルアップ側
ノードに加わる電圧波形を示している。更に、（Ｅ）は
ＮＭＯＳトランジスタＭＮ３のドレイン端子とＮＭＯＳ
トランジスタＭＮ４のソース端子とに加わる電圧波形
（図１で点Ｅ）であり、（Ｆ）はＮＭＯＳトランジスタ
ＭＮ４のドレイン端子とＮＭＯＳトランジスタＭＮ５の
ソース端子とに加わる電圧波形（図１で点Ｆ）であっ
て、これらのは波形は出力端のプルダウン側ノードに加
わる電圧波形を示している。
【００１７】まず、駆動電圧ＶＤＤが１５Ｖの場合に
は、図２（Ａ）に示されるような電圧波形の入力信号Ｖ
ＩＮに対して、図２（Ｂ）に示されるような電圧値が５
Ｖと１０Ｖ（駆動電圧ＶＤＤの略１／３と略２／３の電
圧値）の間で変化する波形の第１、第２コントロール信
号ＶＣ１，ＶＣ２を用いると、入力信号ＶＩＮがロー状
態のとき、図２（Ｃ）（Ｄ）及び（Ａ）の出力信号ＶＯ
ＵＴに示されるように、各ＰＭＯＳトランジスタＭＰ３
〜ＭＰ５のドレイン端子電圧は略１５Ｖとなり、各ＮＭ
ＯＳトランジスタＭＮ３〜ＭＮ５のソース−ドレイン間
の電圧は、図２（Ｅ）（Ｆ）及び（Ａ）の出力信号ＶＯ
ＵＴに示される各電圧値の差からわかるように、約５Ｖ
程度に制限される。また、入力信号ＶＩＮがハイ状態の
ときには、各ＰＭＯＳトランジスタＭＰ３〜ＭＰ５のソ
ース−ドレイン間の電圧は、図２（Ｃ）（Ｄ）及び
（Ａ）の出力信号ＶＯＵＴに示される各電圧値の差から
わかるように、約５Ｖ程度に制限され、図２（Ｅ）
（Ｆ）及び（Ａ）の出力信号ＶＯＵＴに示されるよう
に、各ＮＭＯＳトランジスタＭＮ３〜ＭＮ５のドレイン
端子電圧は接地電位の略０Ｖとなる。このように、ＰＭ
ＯＳトランジスタＭＰ３〜ＭＰ５及びＮＭＯＳトランジ
スタＭＮ３〜ＭＮ５の各ソース−ドレイン間の電圧は全
て約５Ｖ程度（駆動電圧ＶＤＤの略１／３）に制限され
るため、チャネルブレークダウン現象の発生を防止する
ことになって回路が正常に動作する。
は、図２（Ａ）に示されるような電圧波形の入力信号Ｖ
ＩＮに対して、図２（Ｂ）に示されるような電圧値が５
Ｖと１０Ｖ（駆動電圧ＶＤＤの略１／３と略２／３の電
圧値）の間で変化する波形の第１、第２コントロール信
号ＶＣ１，ＶＣ２を用いると、入力信号ＶＩＮがロー状
態のとき、図２（Ｃ）（Ｄ）及び（Ａ）の出力信号ＶＯ
ＵＴに示されるように、各ＰＭＯＳトランジスタＭＰ３
〜ＭＰ５のドレイン端子電圧は略１５Ｖとなり、各ＮＭ
ＯＳトランジスタＭＮ３〜ＭＮ５のソース−ドレイン間
の電圧は、図２（Ｅ）（Ｆ）及び（Ａ）の出力信号ＶＯ
ＵＴに示される各電圧値の差からわかるように、約５Ｖ
程度に制限される。また、入力信号ＶＩＮがハイ状態の
ときには、各ＰＭＯＳトランジスタＭＰ３〜ＭＰ５のソ
ース−ドレイン間の電圧は、図２（Ｃ）（Ｄ）及び
（Ａ）の出力信号ＶＯＵＴに示される各電圧値の差から
わかるように、約５Ｖ程度に制限され、図２（Ｅ）
（Ｆ）及び（Ａ）の出力信号ＶＯＵＴに示されるよう
に、各ＮＭＯＳトランジスタＭＮ３〜ＭＮ５のドレイン
端子電圧は接地電位の略０Ｖとなる。このように、ＰＭ
ＯＳトランジスタＭＰ３〜ＭＰ５及びＮＭＯＳトランジ
スタＭＮ３〜ＭＮ５の各ソース−ドレイン間の電圧は全
て約５Ｖ程度（駆動電圧ＶＤＤの略１／３）に制限され
るため、チャネルブレークダウン現象の発生を防止する
ことになって回路が正常に動作する。
【００１８】また、駆動電圧ＶＤＤが３０Ｖの場合に
も、図３（Ａ）に示されるような電圧波形の入力信号Ｖ
ＩＮに対して、図３（Ｂ）に示されるような電圧値が１
０Ｖと２０Ｖの間で変化する波形の第１、第２コントロ
ール信号ＶＣ１，ＶＣ２を用いると、上記駆動電圧ＶＤ
Ｄが１５Ｖの場合と同様、図２（Ｃ）〜（Ｆ）及び
（Ａ）の出力信号ＶＯＵＴに示されるように、ＰＭＯＳ
トランジスタＭＰ３〜ＭＰ５及びＮＭＯＳトランジスタ
ＭＮ３〜ＭＮ５の各ソース−ドレイン間の電圧は全て約
１０Ｖ程度に制限されるため、チャネルブレークダウン
現象の発生を防止することになって回路が正常に動作す
る。
も、図３（Ａ）に示されるような電圧波形の入力信号Ｖ
ＩＮに対して、図３（Ｂ）に示されるような電圧値が１
０Ｖと２０Ｖの間で変化する波形の第１、第２コントロ
ール信号ＶＣ１，ＶＣ２を用いると、上記駆動電圧ＶＤ
Ｄが１５Ｖの場合と同様、図２（Ｃ）〜（Ｆ）及び
（Ａ）の出力信号ＶＯＵＴに示されるように、ＰＭＯＳ
トランジスタＭＰ３〜ＭＰ５及びＮＭＯＳトランジスタ
ＭＮ３〜ＭＮ５の各ソース−ドレイン間の電圧は全て約
１０Ｖ程度に制限されるため、チャネルブレークダウン
現象の発生を防止することになって回路が正常に動作す
る。
【００１９】更に、駆動電圧ＶＤＤが１０Ｖの場合に
も、図４（Ａ）に示されるような電圧波形の入力信号Ｖ
ＩＮに対して、図４（Ｂ）に示されるような電圧値が
３．３Ｖと６．６Ｖの間で変化する波形の第１、第２コ
ントロール信号ＶＣ１，ＶＣ２を用いると、上記の場合
と同様、図４（Ｃ）〜（Ｆ）及び（Ａ）の出力信号ＶＯ
ＵＴに示されるように、ＰＭＯＳトランジスタＭＰ３〜
ＭＰ５及びＮＭＯＳトランジスタＭＮ３〜ＭＮ５のソー
ス−ドレイン間の電圧は全て約３. ５Ｖ程度に制限され
るため、チャネルブレークダウン現象の発生を防止する
ことになって回路が正常に動作する。
も、図４（Ａ）に示されるような電圧波形の入力信号Ｖ
ＩＮに対して、図４（Ｂ）に示されるような電圧値が
３．３Ｖと６．６Ｖの間で変化する波形の第１、第２コ
ントロール信号ＶＣ１，ＶＣ２を用いると、上記の場合
と同様、図４（Ｃ）〜（Ｆ）及び（Ａ）の出力信号ＶＯ
ＵＴに示されるように、ＰＭＯＳトランジスタＭＰ３〜
ＭＰ５及びＮＭＯＳトランジスタＭＮ３〜ＭＮ５のソー
ス−ドレイン間の電圧は全て約３. ５Ｖ程度に制限され
るため、チャネルブレークダウン現象の発生を防止する
ことになって回路が正常に動作する。
【００２０】
【発明の効果】以上説明したように、本発明は、駆動電
圧を出力端子に導くための多段階に分割した回路を従来
と同様の工程により構成したことによって、本回路を構
成する各トランジスタのソース−ドレイン間の電圧がチ
ャネルブレークダウン電圧以下になるため、従来の回路
構成ではトランジスタのチャネルブレークダウン電圧の
２倍に相当する電圧までしか出力することができなかっ
たが、本回路ではチャネルブレークダウン電圧の３倍に
相当する電圧を出力することができる。これにより、チ
ャネルブレークダウン現象の発生を防止しながら、各ト
ランジスタのチャネル長を一層短くすことが可能となっ
て、半導体チップの大きさをより小さくすることができ
る。
圧を出力端子に導くための多段階に分割した回路を従来
と同様の工程により構成したことによって、本回路を構
成する各トランジスタのソース−ドレイン間の電圧がチ
ャネルブレークダウン電圧以下になるため、従来の回路
構成ではトランジスタのチャネルブレークダウン電圧の
２倍に相当する電圧までしか出力することができなかっ
たが、本回路ではチャネルブレークダウン電圧の３倍に
相当する電圧を出力することができる。これにより、チ
ャネルブレークダウン現象の発生を防止しながら、各ト
ランジスタのチャネル長を一層短くすことが可能となっ
て、半導体チップの大きさをより小さくすることができ
る。
【図１】本発明にかかる実施形態の高出力電圧生成用半
導体回路の構成図である。
導体回路の構成図である。
【図２】同上実施形態における駆動電圧が１５Ｖの場合
の各部の電圧波形を示す図である。
の各部の電圧波形を示す図である。
【図３】同上実施形態における駆動電圧が３０Ｖの場合
の各部の電圧波形を示す図である。
の各部の電圧波形を示す図である。
【図４】同上実施形態における駆動電圧が１０Ｖの場合
の各部の電圧波形を示す図である。
の各部の電圧波形を示す図である。
【図５】従来の高出力電圧生成用半導体回路の構成図で
ある。
ある。
ＭＰ１〜ＭＰ５ ＰＭＯＳトランジスタ ＭＮ１〜ＭＮ５ ＮＭＯＳトランジスタ ＶＩＮ 入力信号 ＶＯＵＴ 出力信号 ＶＣ１，ＶＣ２ コントロール信号 ＶＤＤ 駆動電圧
Claims (6)
- 【請求項１】 互いに相反する位相を有し一定の周期で
レベル変化する第１、第２コントロール信号のうちの第
１コントロール信号に基づいて、互いに反動的にオン／
オフ動作を行い、外部から入力される入力信号をオン動
作時に出力する第１、第２スイッチング素子と、 前記第２コントロール信号に基づいて、互いに反動的に
オン／オフ動作を行い、入力される前記第１コントロー
ル信号をオン動作時に出力する第３、第４スイッチング
素子と、 第１ＰＭＯＳトランジスタのドレイン端子と第１ＮＭＯ
Ｓトランジスタのドレイン端子とを連結したＣＭＯＳ形
インバータ構造を有し、各ゲート端子に入力される前記
第２コントロール信号のレベル状態に応じて、前記連結
されたドレイン端子に加わる電圧を前記第１ＰＭＯＳト
ランジスタのソース端子に加わる電圧に略等しくするプ
ルアップ動作、及び前記連結されたドレイン端子に加わ
る電圧を前記第１ＮＭＯＳトランジスタのソース端子に
加わる電圧に略等しくするプルダウン動作のいずれかを
行う信号出力部と、 前記第１スイッチング素子のオン動作時にロー状態の信
号がゲート端子に入力されてターンオンし、ソース端子
に入力される駆動電圧をドレイン端子に出力する第２Ｐ
ＭＯＳトランジスタと、 前記第３スイッチング素子のオン動作時にハイ状態の信
号がゲート端子に入力されてターンオフし、前記第２Ｐ
ＭＯＳトランジスタを介してソース端子に入力される前
記駆動電圧を一旦貯蔵し、前記第３スイッチング素子の
オフ動作時にターンオンして、前記第１ＰＭＯＳトラン
ジスタのソース端子に前記一旦貯蔵した電圧を印加する
第３ＰＭＯＳトランジスタと、 前記第４スイッチング素子のオン動作時にロー状態の信
号がゲート端子に入力されてターンオフし、ドレイン端
子に入力される前記第１ＮＭＯＳトランジスタのソース
端子に加わる電圧を一旦貯蔵し、前記第４スイッチング
素子のオフ動作時にターンオンして、前記ドレイン端子
に一旦貯蔵した電圧をソース端子へ出力する第２ＮＭＯ
Ｓトランジスタと、 前記第２スイッチング素子のオン動作時にハイ状態の信
号がゲート端子に入力されてターンオンし、前記第２Ｎ
ＭＯＳトランジスタのソース端子に加わる電圧が印加さ
れるドレイン端子を接地レベルに導通させる第３ＮＭＯ
Ｓトランジスタと、 を含んで構成されることを特徴とする高出力電圧生成用
半導体回路。 - 【請求項２】 前記第１、第２コントロール信号は、そ
れぞれ最高レベル値が前記駆動電圧の略３分の２である
ことを特徴とする請求項１記載の高出力電圧生成用半導
体回路。 - 【請求項３】 前記第１、第２コントロール信号は、そ
れぞれ最低レベル値が前記駆動電圧の略３分の１である
ことを特徴とする請求項１又は２記載の高出力電圧生成
用半導体回路。 - 【請求項４】 前記第１コントロール信号は、前記外部
からの入力信号の位相と同じ位相を有することを特徴と
する請求項１〜３のいずれか１つに記載の高出力電圧生
成用半導体回路。 - 【請求項５】 前記第２コントロール信号は、前記外部
からの入力信号の位相と相反した位相を有することを特
徴とする請求項１〜４のいずれか１つに記載の高出力電
圧生成用半導体回路。 - 【請求項６】 前記第２、第３ＰＭＯＳトランジスタ及
び前記第２、第３ＮＭＯＳトランジスタは、それぞれソ
ース端子とドレイン端子との間に前記駆動電圧の略３分
の１に相当する電圧が印加されることを特徴とする請求
項１〜５のいずれか１つに記載の高出力電圧生成用半導
体回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR69652/1996 | 1996-12-21 | ||
| KR1019960069652A KR100226486B1 (ko) | 1996-12-21 | 1996-12-21 | 고출력 전압 생성용 반도체 회로 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09348877A Expired - Fee Related JP3099189B2 (ja) | 1996-12-21 | 1997-12-18 | 高出力電圧生成用半導体回路 |
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| Country | Link |
|---|---|
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| US6087852A (en) * | 1997-12-19 | 2000-07-11 | Texas Instruments Incorporated | Multiplexing a single output node with multiple output circuits with varying output voltages |
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| KR20010004448A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 고전압 출력 인버터 |
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| US8901970B2 (en) * | 2013-03-28 | 2014-12-02 | Broadcom Corporation | High voltage inverter utilizing low voltage oxide MOFSET devices |
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| US5465054A (en) * | 1994-04-08 | 1995-11-07 | Vivid Semiconductor, Inc. | High voltage CMOS logic using low voltage CMOS process |
| US5414314A (en) * | 1994-06-09 | 1995-05-09 | Maxim Integrated Products | High swing interface stage |
| US5604449A (en) * | 1996-01-29 | 1997-02-18 | Vivid Semiconductor, Inc. | Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes |
| US5748025A (en) * | 1996-03-29 | 1998-05-05 | Intel Corporation | Method and apparatus for providing high voltage with a low voltage CMOS integrated circuit |
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- 1996-12-21 KR KR1019960069652A patent/KR100226486B1/ko not_active IP Right Cessation
-
1997
- 1997-08-29 US US08/921,377 patent/US5939932A/en not_active Expired - Lifetime
- 1997-12-18 JP JP09348877A patent/JP3099189B2/ja not_active Expired - Fee Related
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