JP4504536B2 - 出力制御装置及び出力制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、集積化された自動車電装システム等に用いて好適な出力制御装置及び出力制御方法に関する。
【０００２】
【従来の技術】
自動車電装システムでソレノイド駆動用等に使用される出力制御装置は、通常１２Ｖの車載バッテリを電源として動作させているため、１２Ｖ系のドレイン−ソース間、及びゲート−ソース間の耐圧（ＭＯＳ型の場合）を有するトランジスタで構成されている。
【０００３】
図８は、従来の１２Ｖを電源電圧として動作する出力制御装置の一例を示すブロック図である。制御回路８５は、入力信号に応じて出力回路８４をオン／オフする制御信号を生成し、この制御信号を出力回路８４に供給することにより、外部負荷８６を駆動する。つまり、この場合の出力制御装置８０内の制御信号の最大変化幅は１２Ｖである。従って、従来の出力制御装置８０においては、ドレイン−ソース間、及びゲート−ソース間の耐圧（ＭＯＳ型の場合）が共に１２Ｖ以上とされたトランジスタで構成されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来技術においては、以下に掲げる問題点があった。例えば、５Ｖ系で動作するロジック回路（例：ＣＰＵ及びその周辺回路）と、図８で示すような従来の１２Ｖ系で動作する出力制御装置とを、低コスト化及び小型軽量化を図るために同一シリコン上に混載して集積化する場合には、５Ｖ系で動作するロジック回路を製造するための製造工程をベースとし、従来の出力制御装置を構成するトランジスタのドレイン−ソース間、及びゲート−ソース間の耐圧（ＭＯＳ型の場合）を１２Ｖ以上とするための新たな工程を追加しなければならない問題点があり、必ずしもコスト低減にはつながらない。
【０００５】
また、高電圧電源側に挿入されたスイッチングトランジスタのオン／オフ制御をレベル変換回路を介して行う技術として特開平１０−６５５１６号公報及び特開平１１−３２７５００号公報に開示されている技術が知られている。しかしながら、何れの場合においても高電圧電源側に電圧精度の要求される検出回路や制御回路を付加して多機能化し、それらを集積化する場合においては、柔軟に対応できない問題点があり、また、仮に検出回路や制御回路を付加したとしても低電圧電源側に設けられた制御回路と連係できない問題点があった。
【０００６】
本発明は、斯かる問題点を鑑みてなされたものであり、その目的とするところは、電源電圧の異なる２つの回路を同一シリコン上に混載しても必要となる製造工程数を低減することができ、装置全体の低価格化及び小型軽量化に有利な出力制御装置及び出力制御方法を提供する点にある。また、本発明の他の目的は、電源電圧の異なる２つの回路を同一シリコン上に混載しても高電圧電源側に電圧精度の要求される検出回路や制御回路を、回路を複雑にすることなく付加することができ、多機能化に有利な出力制御装置及び出力制御方法を提供する点にある。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
請求項１記載の発明の要旨は、基準電圧Ｖ０に対して２系統の電源電圧Ｖ１，Ｖ２で動作する出力制御装置であって、電源電圧Ｖ２により動作して制御信号を生成する制御信号生成手段と、電源電圧Ｖ１により動作して基準電圧（Ｖ１−Ｖ２）を生成する基準電圧生成手段と、前記制御信号生成手段からの制御信号を電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換するレベル変換手段と、前記レベル変換手段からの信号に応じてスイッチング動作し、電源電圧Ｖ１で以て外部負荷を駆動する駆動手段と、前記電源電圧Ｖ１と前記基準電圧生成手段からの基準電圧（Ｖ１−Ｖ２）との電位差により動作して前記電源電圧Ｖ１が供給される各部の状態を検出し、該検出結果に応じた検出信号を生成する検出信号生成手段と、該検出信号生成手段からの検出信号を前記電源電圧Ｖ２と前記基準電圧Ｖ０との間で振幅する信号に変換する第２のレベル変換手段とを備え、前記第２のレベル変換手段の出力を前記制御信号生成手段に供給してフィードバック制御することを特徴とする出力制御装置に存する。
請求項２記載の発明の要旨は、前記基準電圧生成手段には、バンドギャップ・リファレンス回路が含まれることを特徴とする請求項１記載の出力制御装置に存する。
請求項３記載の発明の要旨は、前記検出信号生成手段は、前記駆動手段の状態と、前記駆動手段により駆動される外部負荷の状態とを検出することを特徴とする請求項１記載の出力制御装置に存する。
請求項４記載の発明の要旨は、さらに、前記レベル変換手段と駆動手段との間に、電源電圧Ｖ１と前記基準電圧生成手段からの基準電圧（Ｖ１−Ｖ２）との電位差により動作して前記レベル変換手段からの信号の波形を整形する波形整形手段を備えたことを特徴とする請求項１〜３の何れかに記載の出力制御装置に存する。
請求項５記載の発明の要旨は、基準電圧Ｖ０に対して２系統の電源電圧Ｖ１，Ｖ２で動作する出力制御装置の出力制御方法であって、電源電圧Ｖ２により動作して制御信号を生成する工程と、電源電圧Ｖ１により動作して基準電圧（Ｖ１−Ｖ２）を生成する工程と、前記制御信号を生成する工程からの制御信号を電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程と、前記電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程からの信号に応じてスイッチング動作し、電源電圧Ｖ１で以て外部負荷を駆動する工程と、前記電源電圧Ｖ１が供給される各部の状態を検出し、該検出結果に応じた検出信号を生成する工程と、前記検出信号を生成する工程からの検出信号を前記電源電圧Ｖ２と前記基準電圧Ｖ０との間で振幅する信号に変換する工程とを有し、前記電源電圧Ｖ２と前記基準電圧Ｖ０との間で振幅する信号に変換する工程において得られる信号によりフィードバック制御することを特徴とする出力制御方法に存する。
請求項６記載の発明の要旨は、さらに、前記電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程からの信号の波形を整形する工程を有することを特徴とする請求項５記載の出力制御方法に存する。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【０００９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の全体構成を示すブロック図である。図１に示すように第１の実施の形態に係わる出力制御装置１は、制御回路５、基準電圧発生回路２、レベル変換回路３、出力回路４により構成されており、これらの回路が同一半導体基板上に集積されている。電源入力端子７を介して電源電圧Ｖ２が制御回路５等に供給され、電源入力端子８を介して電源電圧Ｖ１が基準電圧発生回路２、レベル変換回路３及び出力回路４のそれぞれに供給される。従って、出力制御装置１は、基準電圧Ｖ０に対して２系統の電源電圧Ｖ１，Ｖ２（｜Ｖ１｜＞｜Ｖ２｜）で動作する。なお、基準電圧Ｖ０は、接地電位であり、通常は０Ｖとされ、以下の説明においても、基準電圧Ｖ０＝０Ｖであるものとして説明する。
【００１０】
制御回路５は、Ｖ２を電源電圧とし、入力信号に応じて出力回路４のオン／オフを制御するための制御信号を生成して、レベル変換回路３に供給する。基準電圧発生回路２は、電源電圧Ｖ１からＶ１−Ｖ２を生成する。基準電圧発生回路２で生成したＶ１−Ｖ２は、レベル変換回路３の仮想的な接地電位として用いられる。レベル変換回路３は、制御回路５から入力された制御信号をＶ１−Ｖ２基準の信号に変換し、出力回路４に供給する。出力回路４は、レベル変換回路３から入力された信号を受けて出力回路４のトランジスタをオン／オフし、外部負荷６を駆動する。例えば、出力回路４としては、ゲートのしきい値がＶ２以下に設定されているＰチャネルＭＯＳ型のトランジスタが用いられる。これらの回路で構成される出力制御装置１は、全てゲート−ソース間耐圧（ＭＯＳ型の場合）がＶ２に対して電源電圧の変動分等を加味した（Ｖ２＋ａ）の耐圧のトランジスタで構成されている。
【００１１】
次に、本発明の第１の実施の形態における基準電圧発生回路２及びレベル変換回路３をゲート−ソース間耐圧が（Ｖ２＋ａ）のトランジスタのみで構成した具体例について説明する。図２は、基準電圧発生回路２の構成を示す一例としての回路図である。図２に示すように基準電圧発生回路２は、バンドギャップ・リファレンス回路２１と、誤差アンプ回路２２とにより構成されている。
【００１２】
バンドギャップ・リファレンス回路２１は、３個のダイオードＤ１，Ｄ２，Ｄ３と、２個の抵抗Ｒ３，Ｒ４と、４個のＰチャンネルＭＯＳ型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ２１，Ｔｒ２２と、６個のＮチャンネルＭＯＳ型のトランジスタＴｒ３，Ｔｒ４，Ｔｒ２３，Ｔｒ２４，Ｔｒ３１，Ｔｒ３２とを有する。
【００１３】
ダイオードＤ１，Ｄ２，Ｄ３のそれぞれのアノードが電源入力端子８（Ｖ１））に接続されている。ダイオードＤ１のカソードに抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端と接地との間に直列接続されたトランジスタＴｒ１，Ｔｒ２及びトランジスタＴｒ３，Ｔｒ４が挿入されている。ダイオードＤ２のカソードと接地との間に直列接続されたトランジスタＴｒ２１，Ｔｒ２２及びトランジスタＴｒ２３，Ｔｒ２４が挿入されている。ダイオードＤ３のカソードに抵抗Ｒ４の一端が接続され、抵抗Ｒ４の他端と接地との間に直列接続されたトランジスタＴｒ３１，Ｔｒ３２が挿入されている。トランジスタＴｒ１，Ｔｒ２１のゲートが共通接続され、この共通接続点がトランジスタＴｒ２１のドレインに接続されている。トランジスタＴｒ２，Ｔｒ２２のゲートが共通接続され、この共通接続点がトランジスタＴｒ２２のドレインに接続されている。トランジスタＴｒ３，Ｔｒ２３，Ｔｒ３１のゲートが共通接続され、この共通接続点がトランジスタＴｒ３のドレインに接続されている。トランジスタＴｒ４，Ｔｒ２４，Ｔｒ３２のゲートが共通接続され、この共通接続点がトランジスタＴｒ４のドレインに接続されている。
【００１４】
誤差アンプ回路２２は、２個の抵抗Ｒ１，Ｒ２と、５個のＰチャンネルＭＯＳ型のトランジスタＴｒ４１，Ｔｒ４３，Ｔｒ４５，Ｔｒ４７，Ｔｒ５１と、６個のＮチャンネルＭＯＳ型のトランジスタＴｒ４２，Ｔｒ４４，Ｔｒ４６，Ｔｒ４８，Ｔｒ４９，Ｔｒ５０と、コンデンサＣ１とを有する。
【００１５】
トランジスタＴｒ４１，Ｔｒ４３，Ｔｒ４５，Ｔｒ４７のそれぞれのソースと、抵抗Ｒ１の一端とが電源入力端子８（Ｖ１）に接続されている。トランジスタＴｒ４１のドレインと接地との間にトランジスタＴｒ４２が挿入されている。トランジスタＴｒ４３のドレインとトランジスタＴｒ４４のドレインとが接続され、トランジスタＴｒ４５のドレインとトランジスタＴｒ４６のドレインとが接続され、トランジスタＴｒ４４のソースとトランジスタＴｒ４６のソースとが接続されている。このトランジスタＴｒ４４のソースとトランジスタＴｒ４６のソースとの共通接続点と、接地との間に直列接続されたトランジスタＴｒ４８，Ｔｒ４９が挿入されている。トランジスタＴｒ４７のドレインと接地との間にトランジスタＴｒ５０が挿入されている。抵抗Ｒ１の他端に抵抗Ｒ２の一端が接続され、この共通接続点とトランジスタＴｒ４４のゲートとが接続されている。抵抗Ｒ２の他端と接地との間にトランジスタＴｒ５１が挿入され、抵抗Ｒ２の他端とトランジスタＴｒ５１のドレインとの接続点から出力端子２０が導出されている。トランジスタＴｒ４１，Ｔｒ４３のゲートが共通接続され、この共通接続点がトランジスタＴｒ４３のドレインに接続されている。トランジスタＴｒ４５，Ｔｒ４７のゲートが共通接続され、この共通接続点がトランジスタＴｒ４５のドレインに接続されると共に、コンデンサＣ１の一端に接続されている。コンデンサＣ１の他端がトランジスタＴｒ４７のドレインとトランジスタＴｒ５０のドレインとの接続点に接続されると共に、トランジスタＴｒ５１のゲートに接続されている。トランジスタＴｒ４２，Ｔｒ５０のゲートが共通接続され、この共通接続点がトランジスタＴｒ４２のドレインに接続されている。トランジスタＴｒ４６のゲートがバンドギャップ・リファレンス回路２１の抵抗Ｒ４の他端とトランジスタＴｒ３１のドレインとの接続点に接続されている。トランジスタＴｒ４８のゲートがバンドギャップ・リファレンス回路２１のトランジスタＴｒ３，Ｔｒ２３，Ｔｒ３１のゲートの共通接続点に接続され、トランジスタＴｒ４９のゲートがバンドギャップ・リファレンス回路２１のトランジスタＴｒ４，Ｔｒ２４，Ｔｒ３２のゲートの共通接続点に接続されている。
【００１６】
上述したように構成されるバンドギャップ・リファレンス回路２１は、電源電圧Ｖ１からＶ１−（（Ｖ１−Ｖ２）／４）の電圧を図中Ｅにて示す接続点に生成し、誤差アンプに入力する。誤差アンプ回路２２は、バンドギャップ・リファレンス回路２１より入力されたＶ１−（（Ｖ１−Ｖ２）／４）から、抵抗Ｒ１とＲ２を１：３の比の抵抗値とすることによって、Ｖ１−Ｖ２の電圧を図中Ｆにて示す接続点に生成する。誤差アンプ回路２２で生成されたＶ１−Ｖ２の電圧が出力端子２０を介して基準電圧発生回路２の出力として取り出される。このようにして得られる基準電圧発生回路２の出力は、電圧精度が高く、また、温度依存性が極力小さいものとなる。
【００１７】
図３は、レベル変換回路３の構成を示す一例としての回路図である。レベル変換回路３は、図３に示すように２個のバッファ３１，３５と、２個の抵抗３２，３３とＮチャンネルＭＯＳ型のトランジスタ３４とにより構成されている。
【００１８】
電源入力端子７（Ｖ２）にバッファ３１の＋電源端子が接続され、バッファ３１の−電源端子が接地されている。電源入力端子８（Ｖ１）にバッファ３５の＋電源端子が接続され、バッファ３５の−電源端子が仮想的な接地ラインとして用いられる基準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続されている。電源入力端子８（Ｖ１）に抵抗３２の一端が接続され、抵抗３２の他端が抵抗３３の一端に接続され、抵抗３３の他端がソースが接地されたＮチャンネルＭＯＳ型のトランジスタ３４のドレインに接続されている。バッファ３１の出力端子がトランジスタ３４のゲートに接続され、抵抗３２の他端と抵抗３３の一端との接続点がバッファ３５の入力端子に接続され、バッファ３５の出力端子が前述した出力回路４のトランジスタのゲートに接続されている。なお、バッファ３１の入力端子には、前述した制御回路５の制御信号が供給される。
【００１９】
このように構成されるレベル変換回路３は、制御回路５からの０Ｖ基準の制御信号をＶ１−Ｖ２基準の信号に変換する。つまり、レベル変換回路３は、電源電圧をＶ２とする回路から、電源電圧をＶ１とする回路への信号出力部として機能する。なお、バッファ３１を設けることなく、制御回路５からの０Ｖ基準の制御信号を直接トランジスタ３４のゲートに供給するようにしても良い。
【００２０】
上述したように構成される第１の実施の形態の動作についてさらに詳細に説明する。図４Ａ〜Ｅは、各部の状態を示す一例としての波形図である。なお、図４Ａは、図１における点Ａの信号波形を示し、図４Ｂは、図１における点Ｂの信号波形を示し、図４Ｃは、図１における点Ｃの信号波形を示し、図４Ｄは、図１における点Ｄの信号波形を示し、図４Ｅは、外部負荷６の動作状態を示す。
【００２１】
制御回路５は、図４Ａに示すように０Ｖ基準の入力信号を受け、図４Ｂに示すように所定時間Ｔ後に入力信号を制御信号としてレベル変換回路３に出力する。制御回路５は、例えば、カウンタと比較器による組み合わせにより実現される。レベル変換回路３は、制御回路５より入力された０Ｖ基準の制御信号を、基準電圧発生回路２で生成された基準電位Ｖ１−Ｖ２を用い、Ｖ１−Ｖ２基準の信号に変換して図４Ｃに示すように出力回路４に出力する。出力回路４の出力信号は、図４Ｄに示すようにレベル変換回路３より入力されたＶ１−Ｖ２基準の信号（点Ｃ）に応じて変化し、外部負荷６を図４Ｅに示すようにオン／オフする。
【００２２】
つまり、上述したように出力回路４にＰチャネルＭＯＳ型のトランジスタを使用し、そのゲートのしきい値がＶ２以下に設定されているため、点Ｃの信号レベルがＶ１の場合には、出力回路４のトランジスタはゲート−ソース間の電位差が０Ｖとなるので非導通状態であり、この時、点Ｄの信号レベルは０Ｖとなるので、外部負荷６がオフ状態（非駆動状態）となる。また、点Ｃの信号レベルがＶ１−Ｖ２の場合には、出力回路４のトランジスタはゲート−ソース間の電位差がＶ２となるので導通状態であり、この時、点Ｄの信号レベルはＶ１となるので、外部負荷６はオン状態（駆動状態）となる。
【００２３】
尚、上述した第１の実施の形態の説明においては、ＭＯＳ型のトランジスタを用いて構成する場合について説明したが、バイポーラトランジスタ等の他の素子を用いるようにしても良い。また、上述した第１の実施の形態の説明においては、基準電圧発生回路２をバンドギャップ・リファレンス回路２１と、誤差アンプ回路２２とにより構成する場合について説明したが、ツェナーダイオードを用いて簡易的な基準電圧発生回路２を設けるようにしても良い。さらに、上述した第１の実施の形態の説明においては、レベル変換回路３にバッファ３５を設ける場合について説明したが、バッファ３５の代わりに電源電圧Ｖ１と基準電圧発生回路２からの基準電圧（Ｖ１−Ｖ２）との電位差により動作する波形整形回路を設けるようにしても良い。
【００２４】
以上説明したように第１の実施の形態によれば、以下に掲げる効果を奏する。その第１の効果は、高電圧Ｖ１で動作する出力回路と低電圧Ｖ２で動作する大規模ロジック回路を同一シリコン上に混載する場合において、製造工程数を従来に比べ低減することができ、低価格化及び小型軽量化を図ることができる。その理由は、本発明の出力制御装置を用いることにより、回路を構成する全てのトランジスタのゲート−ソース間（ＭＯＳ型の場合）の耐圧をＶ２程度に抑えられるので、耐圧をＶ１にするために必要とされ、新たに追加されるゲート酸化膜生成工程が不要となるからである。第２の効果は、レベル変換回路３が設けられているため、レベル変換回路３と、出力回路４との間に耐圧がＶ２程度とされたトランジスタを含む波形整形回路等の回路を容易に付加することが可能となり、ノイズを低減することが可能となる。
【００２５】
（第２の実施の形態）
図５は、本発明の第２の実施の形態の全体構成を示すブロック図である。図５に示すように第２の実施の形態に係わる出力制御装置５０は、制御回路５、基準電圧発生回路２、レベル変換回路３、出力回路４、故障診断回路５１、レベル変換回路５２により構成されており、これらの回路が同一半導体基板上に集積されている。尚、故障診断回路５１及びレベル変換回路５２以外の部分に関しては、前述した第１の実施の形態と同一の構成とされているため、対応する部分に同一の参照符合を付してその部分の説明を省略する。
【００２６】
図５に示すように第２の実施の形態に係わる出力制御装置５０には、出力回路４に対して並列に故障診断回路５１が設けられ、故障診断回路５１と制御回路５との間にレベル変換回路５２が設けられている。故障診断回路５１は、外部負荷６の電源側の電位（点Ｄ）をモニタすることにより、出力回路５の故障や外部負荷６の短絡状態を検出し、検出信号を生成する。また、レベル変換回路５２は、故障検出回路５１から出力されるＶ１−Ｖ２基準の検出信号（点Ｈ）を０Ｖ基準の信号（点Ｉ）に変換し、制御回路５に入力する。制御回路５は、制御端子を有し、レベル変換回路５２からの信号を受けて外部負荷６が短絡した場合に出力回路４をオフする等のフィードバック制御を行う構成とされている。
【００２７】
次に、本発明の第２の実施の形態における故障診断回路５１及びレベル変換回路５２をゲート−ソース間耐圧が（Ｖ２＋ａ）のトランジスタのみで構成した具体例について説明する。図６は、故障診断回路５１の構成の一例を示す回路図である。図６に示すように故障診断回路５１は、コンパレータ回路６２と、２個の抵抗６３，６４と、コンパレータ回路６２への入力信号レベル（点Ｇ）の下限値をＶ１−Ｖ２に制限するためのＰチャネルＭＯＳ型のトランジスタ６１とにより構成されている。
【００２８】
電源入力端子８（Ｖ１）にコンパレータ回路６２の＋電源端子が接続され、コンパレータ回路６２の−電源端子が仮想的な接地ラインとして用いられる基準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続されている。電源入力端子８（Ｖ１）に抵抗６３の一端が接続され、抵抗６３の他端が抵抗６４の一端に接続され、抵抗６４の他端が基準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続されている。抵抗６３の他端と抵抗６４の一端との共通接続点がコンパレータ回路６２の＋入力端子に接続されている。出力回路４と外部負荷６との接続点にトランジスタ６１のソースが接続され、トランジスタ６１のドレインがコンパレータ回路６２の−入力端子に接続され、トランジスタ６１のゲートが基準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続されている。
【００２９】
このように構成される故障診断回路５１は、正常動作時、出力回路４がオンする場合には、点Ｄの電位がＶ１でトランジスタ６１が導通するため、電圧（Ｖ１−Ｖ２）の出力（点Ｈ）を生成する。一方、この状態で、外部負荷６の短絡や、出力回路４の故障（オンしない）が発生すると、点Ｄの電位が０Ｖでトランジスタ６１が非導通となり、点Ｇの電位が（Ｖ１−Ｖ２）になるため、故障診断回路５１は、電圧Ｖ１の出力（点Ｈ）を生成する。従って、点Ｈの電位が期待値のＶ１−Ｖ２に対して故障時には、Ｖ１となるので、外部負荷６の短絡状態や出力回路４の故障状態を検出することができる。
【００３０】
逆に、故障診断回路５１は、正常動作時、出力回路４がオフする場合には、点Ｄの電位が０Ｖでトランジスタ６１が非導通となり、点Ｇの電位が（Ｖ１−Ｖ２）になるため、電圧Ｖ１の出力（点Ｈ）を生成する。一方、この状態で、出力回路４の故障（オフしない）が発生すると、点Ｄの電位がＶ１でトランジスタ６１が導通するため、故障診断回路５１は、電圧（Ｖ１−Ｖ２）の出力（点Ｈ）を生成する。従って、点Ｈの電位が期待値のＶ１に対して故障時には、（Ｖ１−Ｖ２）となるので、出力回路４の故障状態を検出することができる。
【００３１】
図７は、レベル変換回路５２の構成を示す一例としての回路図である。レベル変換回路５２は、図７に示すように２個のバッファ７１，７５と、２個の抵抗７３，７４とＰチャンネルＭＯＳ型のトランジスタ７２とにより構成されている。
【００３２】
電源入力端子８（Ｖ１）にバッファ７１の＋電源端子が接続され、バッファ７１の−電源端子が仮想的な接地ラインとして用いられる基準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続されている。電源入力端子７（Ｖ２）にバッファ７５の＋電源端子が接続され、バッファ７５の−電源端子が接地されている。電源入力端子８（Ｖ１）にＰチャンネルＭＯＳ型のトランジスタ３４のソースが接続され、トランジスタ７２のドレインに抵抗７３の一端が接続され、抵抗７３の他端が抵抗７４の一端に接続され、抵抗７４の他端が接地されている。バッファ７１の出力端子がトランジスタ７２のゲートに接続され、抵抗７３の他端と抵抗７４の一端との接続点がバッファ７５の入力端子に接続され、バッファ７５の出力端子が前述した制御回路５の制御端子に接続されている。なお、バッファ７１の入力端子には、前述した故障診断回路５１の検出信号が供給される。
【００３３】
このように構成されるレベル変換回路５２は、故障診断回路５１からのＶ１−Ｖ２基準の検出信号を０Ｖ基準の信号に変換する。つまり、レベル変換回路５２は、電源電圧をＶ１とする回路から、電源電圧をＶ２とする回路への信号出力部として機能する。なお、バッファ７１を設けることなく、故障診断回路５１からのＶ１−Ｖ２基準の検出信号を直接トランジスタ７２のゲートに供給するようにしても良い。
【００３４】
尚、上述した第２の実施の形態の説明においては、故障診断回路５１を設ける場合について説明したが、他の電圧精度の要求される検出回路等を設けるようにしても良い。この場合においても基準電圧発生回路２の電圧精度が高いため、容易に対応することができる。また、基準電圧発生回路２にさらに誤差アンプ回路を追加して、電源電圧Ｖ１と、基準電圧（Ｖ１−Ｖ２）との間の所定の電圧の基準電圧を生成することもでき、この基準電圧と電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）とによって検出処理を行うようにしても良い。
【００３５】
以上説明したように第２の実施の形態によれば、以下に掲げる効果を奏する。その効果は、電源電圧の異なる２つの回路を同一シリコン上に混載しても高電圧電源側に電圧精度の要求される検出回路や制御回路等を複雑にすることなく、容易に付加することができ、多機能化を図ることができると共に、信頼性及び安全性を向上させることができる。
【００３６】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態が適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。また、各図において、同一構成要素には同一符号を付している。
【００３７】
【発明の効果】
本発明は以上のように構成されているので、以下に掲げる効果を奏する。その第１の効果は、高電圧Ｖ１で動作する出力回路と低電圧Ｖ２で動作する大規模ロジック回路を同一シリコン上に混載する場合において、製造工程数を従来に比べ低減することができ、低価格化及び小型軽量化を図ることができる点にある。次に、第２の効果は、レベル変換回路が設けられているため、レベル変換回路と、出力回路との間に耐圧がＶ２程度とされたトランジスタを含む波形整形回路等の回路を容易に付加することが可能となり、ノイズを低減することができる点にある。さらに、第３の効果は、電源電圧の異なる２つの回路を同一シリコン上に混載しても高電圧電源側に電圧精度の要求される検出回路や制御回路等を複雑にすることなく、容易に付加することができ、多機能化を図ることができると共に、信頼性及び安全性を向上させることができる点にある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の全体構成を示すブロック図である。
【図２】本発明の第１の実施の形態における基準電圧発生回路２の構成を示す一例としての回路図である。
【図３】本発明の第１の実施の形態におけるレベル変換回路３の構成を示す一例としての回路図である。
【図４】本発明の第１の実施の形態の各部の状態を示す一例としての波形図である。
【図５】本発明の第２の実施の形態の全体構成を示すブロック図である。
【図６】本発明の第２の実施の形態における故障診断回路５１の構成の一例を示す回路図である。
【図７】本発明の第２の実施の形態におけるレベル変換回路５２の構成を示す一例としての回路図である。
【図８】従来の出力制御装置の説明に用いるブロック図である。
【符号の説明】
１，５０・・・出力制御装置
２・・・基準電圧発生回路
３，５２・・・レベル変換回路
４・・・出力回路
５・・・制御回路
６・・・外部負荷
７，８・・・電源入力端子
２０・・・出力端子
２１・・・バンドギャップ・リファレンス回路
２２・・・誤差アンプ回路
３２，３３，６３，６４，７３，７４，Ｒ１，Ｒ２，Ｒ３，Ｒ４・・・抵抗
３１，３５，７１，７５・・・バッファ
３４，Ｔｒ３，Ｔｒ４，Ｔｒ２３，Ｔｒ２４，Ｔｒ３１，Ｔｒ３２，Ｔｒ４２，Ｔｒ４４，Ｔｒ４６，Ｔｒ４８，Ｔｒ４９，Ｔｒ５０・・・ＮチャンネルＭＯＳ型のトランジスタ
５１・・・故障診断回路
６２・・・コンパレータ回路
６１，７２，Ｔｒ１，Ｔｒ２，Ｔｒ２１，Ｔｒ２２，Ｔｒ４１，Ｔｒ４３，Ｔｒ４５，Ｔｒ４７，Ｔｒ５１・・・ＰチャンネルＭＯＳ型のトランジスタ
Ｃ１・・・コンデンサ
Ｄ１，Ｄ２，Ｄ３・・・ダイオード
【発明の属する技術分野】
本発明は、例えば、集積化された自動車電装システム等に用いて好適な出力制御装置及び出力制御方法に関する。
【０００２】
【従来の技術】
自動車電装システムでソレノイド駆動用等に使用される出力制御装置は、通常１２Ｖの車載バッテリを電源として動作させているため、１２Ｖ系のドレイン−ソース間、及びゲート−ソース間の耐圧（ＭＯＳ型の場合）を有するトランジスタで構成されている。
【０００３】
図８は、従来の１２Ｖを電源電圧として動作する出力制御装置の一例を示すブロック図である。制御回路８５は、入力信号に応じて出力回路８４をオン／オフする制御信号を生成し、この制御信号を出力回路８４に供給することにより、外部負荷８６を駆動する。つまり、この場合の出力制御装置８０内の制御信号の最大変化幅は１２Ｖである。従って、従来の出力制御装置８０においては、ドレイン−ソース間、及びゲート−ソース間の耐圧（ＭＯＳ型の場合）が共に１２Ｖ以上とされたトランジスタで構成されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来技術においては、以下に掲げる問題点があった。例えば、５Ｖ系で動作するロジック回路（例：ＣＰＵ及びその周辺回路）と、図８で示すような従来の１２Ｖ系で動作する出力制御装置とを、低コスト化及び小型軽量化を図るために同一シリコン上に混載して集積化する場合には、５Ｖ系で動作するロジック回路を製造するための製造工程をベースとし、従来の出力制御装置を構成するトランジスタのドレイン−ソース間、及びゲート−ソース間の耐圧（ＭＯＳ型の場合）を１２Ｖ以上とするための新たな工程を追加しなければならない問題点があり、必ずしもコスト低減にはつながらない。
【０００５】
また、高電圧電源側に挿入されたスイッチングトランジスタのオン／オフ制御をレベル変換回路を介して行う技術として特開平１０−６５５１６号公報及び特開平１１−３２７５００号公報に開示されている技術が知られている。しかしながら、何れの場合においても高電圧電源側に電圧精度の要求される検出回路や制御回路を付加して多機能化し、それらを集積化する場合においては、柔軟に対応できない問題点があり、また、仮に検出回路や制御回路を付加したとしても低電圧電源側に設けられた制御回路と連係できない問題点があった。
【０００６】
本発明は、斯かる問題点を鑑みてなされたものであり、その目的とするところは、電源電圧の異なる２つの回路を同一シリコン上に混載しても必要となる製造工程数を低減することができ、装置全体の低価格化及び小型軽量化に有利な出力制御装置及び出力制御方法を提供する点にある。また、本発明の他の目的は、電源電圧の異なる２つの回路を同一シリコン上に混載しても高電圧電源側に電圧精度の要求される検出回路や制御回路を、回路を複雑にすることなく付加することができ、多機能化に有利な出力制御装置及び出力制御方法を提供する点にある。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
請求項１記載の発明の要旨は、基準電圧Ｖ０に対して２系統の電源電圧Ｖ１，Ｖ２で動作する出力制御装置であって、電源電圧Ｖ２により動作して制御信号を生成する制御信号生成手段と、電源電圧Ｖ１により動作して基準電圧（Ｖ１−Ｖ２）を生成する基準電圧生成手段と、前記制御信号生成手段からの制御信号を電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換するレベル変換手段と、前記レベル変換手段からの信号に応じてスイッチング動作し、電源電圧Ｖ１で以て外部負荷を駆動する駆動手段と、前記電源電圧Ｖ１と前記基準電圧生成手段からの基準電圧（Ｖ１−Ｖ２）との電位差により動作して前記電源電圧Ｖ１が供給される各部の状態を検出し、該検出結果に応じた検出信号を生成する検出信号生成手段と、該検出信号生成手段からの検出信号を前記電源電圧Ｖ２と前記基準電圧Ｖ０との間で振幅する信号に変換する第２のレベル変換手段とを備え、前記第２のレベル変換手段の出力を前記制御信号生成手段に供給してフィードバック制御することを特徴とする出力制御装置に存する。
請求項２記載の発明の要旨は、前記基準電圧生成手段には、バンドギャップ・リファレンス回路が含まれることを特徴とする請求項１記載の出力制御装置に存する。
請求項３記載の発明の要旨は、前記検出信号生成手段は、前記駆動手段の状態と、前記駆動手段により駆動される外部負荷の状態とを検出することを特徴とする請求項１記載の出力制御装置に存する。
請求項４記載の発明の要旨は、さらに、前記レベル変換手段と駆動手段との間に、電源電圧Ｖ１と前記基準電圧生成手段からの基準電圧（Ｖ１−Ｖ２）との電位差により動作して前記レベル変換手段からの信号の波形を整形する波形整形手段を備えたことを特徴とする請求項１〜３の何れかに記載の出力制御装置に存する。
請求項５記載の発明の要旨は、基準電圧Ｖ０に対して２系統の電源電圧Ｖ１，Ｖ２で動作する出力制御装置の出力制御方法であって、電源電圧Ｖ２により動作して制御信号を生成する工程と、電源電圧Ｖ１により動作して基準電圧（Ｖ１−Ｖ２）を生成する工程と、前記制御信号を生成する工程からの制御信号を電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程と、前記電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程からの信号に応じてスイッチング動作し、電源電圧Ｖ１で以て外部負荷を駆動する工程と、前記電源電圧Ｖ１が供給される各部の状態を検出し、該検出結果に応じた検出信号を生成する工程と、前記検出信号を生成する工程からの検出信号を前記電源電圧Ｖ２と前記基準電圧Ｖ０との間で振幅する信号に変換する工程とを有し、前記電源電圧Ｖ２と前記基準電圧Ｖ０との間で振幅する信号に変換する工程において得られる信号によりフィードバック制御することを特徴とする出力制御方法に存する。
請求項６記載の発明の要旨は、さらに、前記電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程からの信号の波形を整形する工程を有することを特徴とする請求項５記載の出力制御方法に存する。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【０００９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の全体構成を示すブロック図である。図１に示すように第１の実施の形態に係わる出力制御装置１は、制御回路５、基準電圧発生回路２、レベル変換回路３、出力回路４により構成されており、これらの回路が同一半導体基板上に集積されている。電源入力端子７を介して電源電圧Ｖ２が制御回路５等に供給され、電源入力端子８を介して電源電圧Ｖ１が基準電圧発生回路２、レベル変換回路３及び出力回路４のそれぞれに供給される。従って、出力制御装置１は、基準電圧Ｖ０に対して２系統の電源電圧Ｖ１，Ｖ２（｜Ｖ１｜＞｜Ｖ２｜）で動作する。なお、基準電圧Ｖ０は、接地電位であり、通常は０Ｖとされ、以下の説明においても、基準電圧Ｖ０＝０Ｖであるものとして説明する。
【００１０】
制御回路５は、Ｖ２を電源電圧とし、入力信号に応じて出力回路４のオン／オフを制御するための制御信号を生成して、レベル変換回路３に供給する。基準電圧発生回路２は、電源電圧Ｖ１からＶ１−Ｖ２を生成する。基準電圧発生回路２で生成したＶ１−Ｖ２は、レベル変換回路３の仮想的な接地電位として用いられる。レベル変換回路３は、制御回路５から入力された制御信号をＶ１−Ｖ２基準の信号に変換し、出力回路４に供給する。出力回路４は、レベル変換回路３から入力された信号を受けて出力回路４のトランジスタをオン／オフし、外部負荷６を駆動する。例えば、出力回路４としては、ゲートのしきい値がＶ２以下に設定されているＰチャネルＭＯＳ型のトランジスタが用いられる。これらの回路で構成される出力制御装置１は、全てゲート−ソース間耐圧（ＭＯＳ型の場合）がＶ２に対して電源電圧の変動分等を加味した（Ｖ２＋ａ）の耐圧のトランジスタで構成されている。
【００１１】
次に、本発明の第１の実施の形態における基準電圧発生回路２及びレベル変換回路３をゲート−ソース間耐圧が（Ｖ２＋ａ）のトランジスタのみで構成した具体例について説明する。図２は、基準電圧発生回路２の構成を示す一例としての回路図である。図２に示すように基準電圧発生回路２は、バンドギャップ・リファレンス回路２１と、誤差アンプ回路２２とにより構成されている。
【００１２】
バンドギャップ・リファレンス回路２１は、３個のダイオードＤ１，Ｄ２，Ｄ３と、２個の抵抗Ｒ３，Ｒ４と、４個のＰチャンネルＭＯＳ型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ２１，Ｔｒ２２と、６個のＮチャンネルＭＯＳ型のトランジスタＴｒ３，Ｔｒ４，Ｔｒ２３，Ｔｒ２４，Ｔｒ３１，Ｔｒ３２とを有する。
【００１３】
ダイオードＤ１，Ｄ２，Ｄ３のそれぞれのアノードが電源入力端子８（Ｖ１））に接続されている。ダイオードＤ１のカソードに抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端と接地との間に直列接続されたトランジスタＴｒ１，Ｔｒ２及びトランジスタＴｒ３，Ｔｒ４が挿入されている。ダイオードＤ２のカソードと接地との間に直列接続されたトランジスタＴｒ２１，Ｔｒ２２及びトランジスタＴｒ２３，Ｔｒ２４が挿入されている。ダイオードＤ３のカソードに抵抗Ｒ４の一端が接続され、抵抗Ｒ４の他端と接地との間に直列接続されたトランジスタＴｒ３１，Ｔｒ３２が挿入されている。トランジスタＴｒ１，Ｔｒ２１のゲートが共通接続され、この共通接続点がトランジスタＴｒ２１のドレインに接続されている。トランジスタＴｒ２，Ｔｒ２２のゲートが共通接続され、この共通接続点がトランジスタＴｒ２２のドレインに接続されている。トランジスタＴｒ３，Ｔｒ２３，Ｔｒ３１のゲートが共通接続され、この共通接続点がトランジスタＴｒ３のドレインに接続されている。トランジスタＴｒ４，Ｔｒ２４，Ｔｒ３２のゲートが共通接続され、この共通接続点がトランジスタＴｒ４のドレインに接続されている。
【００１４】
誤差アンプ回路２２は、２個の抵抗Ｒ１，Ｒ２と、５個のＰチャンネルＭＯＳ型のトランジスタＴｒ４１，Ｔｒ４３，Ｔｒ４５，Ｔｒ４７，Ｔｒ５１と、６個のＮチャンネルＭＯＳ型のトランジスタＴｒ４２，Ｔｒ４４，Ｔｒ４６，Ｔｒ４８，Ｔｒ４９，Ｔｒ５０と、コンデンサＣ１とを有する。
【００１５】
トランジスタＴｒ４１，Ｔｒ４３，Ｔｒ４５，Ｔｒ４７のそれぞれのソースと、抵抗Ｒ１の一端とが電源入力端子８（Ｖ１）に接続されている。トランジスタＴｒ４１のドレインと接地との間にトランジスタＴｒ４２が挿入されている。トランジスタＴｒ４３のドレインとトランジスタＴｒ４４のドレインとが接続され、トランジスタＴｒ４５のドレインとトランジスタＴｒ４６のドレインとが接続され、トランジスタＴｒ４４のソースとトランジスタＴｒ４６のソースとが接続されている。このトランジスタＴｒ４４のソースとトランジスタＴｒ４６のソースとの共通接続点と、接地との間に直列接続されたトランジスタＴｒ４８，Ｔｒ４９が挿入されている。トランジスタＴｒ４７のドレインと接地との間にトランジスタＴｒ５０が挿入されている。抵抗Ｒ１の他端に抵抗Ｒ２の一端が接続され、この共通接続点とトランジスタＴｒ４４のゲートとが接続されている。抵抗Ｒ２の他端と接地との間にトランジスタＴｒ５１が挿入され、抵抗Ｒ２の他端とトランジスタＴｒ５１のドレインとの接続点から出力端子２０が導出されている。トランジスタＴｒ４１，Ｔｒ４３のゲートが共通接続され、この共通接続点がトランジスタＴｒ４３のドレインに接続されている。トランジスタＴｒ４５，Ｔｒ４７のゲートが共通接続され、この共通接続点がトランジスタＴｒ４５のドレインに接続されると共に、コンデンサＣ１の一端に接続されている。コンデンサＣ１の他端がトランジスタＴｒ４７のドレインとトランジスタＴｒ５０のドレインとの接続点に接続されると共に、トランジスタＴｒ５１のゲートに接続されている。トランジスタＴｒ４２，Ｔｒ５０のゲートが共通接続され、この共通接続点がトランジスタＴｒ４２のドレインに接続されている。トランジスタＴｒ４６のゲートがバンドギャップ・リファレンス回路２１の抵抗Ｒ４の他端とトランジスタＴｒ３１のドレインとの接続点に接続されている。トランジスタＴｒ４８のゲートがバンドギャップ・リファレンス回路２１のトランジスタＴｒ３，Ｔｒ２３，Ｔｒ３１のゲートの共通接続点に接続され、トランジスタＴｒ４９のゲートがバンドギャップ・リファレンス回路２１のトランジスタＴｒ４，Ｔｒ２４，Ｔｒ３２のゲートの共通接続点に接続されている。
【００１６】
上述したように構成されるバンドギャップ・リファレンス回路２１は、電源電圧Ｖ１からＶ１−（（Ｖ１−Ｖ２）／４）の電圧を図中Ｅにて示す接続点に生成し、誤差アンプに入力する。誤差アンプ回路２２は、バンドギャップ・リファレンス回路２１より入力されたＶ１−（（Ｖ１−Ｖ２）／４）から、抵抗Ｒ１とＲ２を１：３の比の抵抗値とすることによって、Ｖ１−Ｖ２の電圧を図中Ｆにて示す接続点に生成する。誤差アンプ回路２２で生成されたＶ１−Ｖ２の電圧が出力端子２０を介して基準電圧発生回路２の出力として取り出される。このようにして得られる基準電圧発生回路２の出力は、電圧精度が高く、また、温度依存性が極力小さいものとなる。
【００１７】
図３は、レベル変換回路３の構成を示す一例としての回路図である。レベル変換回路３は、図３に示すように２個のバッファ３１，３５と、２個の抵抗３２，３３とＮチャンネルＭＯＳ型のトランジスタ３４とにより構成されている。
【００１８】
電源入力端子７（Ｖ２）にバッファ３１の＋電源端子が接続され、バッファ３１の−電源端子が接地されている。電源入力端子８（Ｖ１）にバッファ３５の＋電源端子が接続され、バッファ３５の−電源端子が仮想的な接地ラインとして用いられる基準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続されている。電源入力端子８（Ｖ１）に抵抗３２の一端が接続され、抵抗３２の他端が抵抗３３の一端に接続され、抵抗３３の他端がソースが接地されたＮチャンネルＭＯＳ型のトランジスタ３４のドレインに接続されている。バッファ３１の出力端子がトランジスタ３４のゲートに接続され、抵抗３２の他端と抵抗３３の一端との接続点がバッファ３５の入力端子に接続され、バッファ３５の出力端子が前述した出力回路４のトランジスタのゲートに接続されている。なお、バッファ３１の入力端子には、前述した制御回路５の制御信号が供給される。
【００１９】
このように構成されるレベル変換回路３は、制御回路５からの０Ｖ基準の制御信号をＶ１−Ｖ２基準の信号に変換する。つまり、レベル変換回路３は、電源電圧をＶ２とする回路から、電源電圧をＶ１とする回路への信号出力部として機能する。なお、バッファ３１を設けることなく、制御回路５からの０Ｖ基準の制御信号を直接トランジスタ３４のゲートに供給するようにしても良い。
【００２０】
上述したように構成される第１の実施の形態の動作についてさらに詳細に説明する。図４Ａ〜Ｅは、各部の状態を示す一例としての波形図である。なお、図４Ａは、図１における点Ａの信号波形を示し、図４Ｂは、図１における点Ｂの信号波形を示し、図４Ｃは、図１における点Ｃの信号波形を示し、図４Ｄは、図１における点Ｄの信号波形を示し、図４Ｅは、外部負荷６の動作状態を示す。
【００２１】
制御回路５は、図４Ａに示すように０Ｖ基準の入力信号を受け、図４Ｂに示すように所定時間Ｔ後に入力信号を制御信号としてレベル変換回路３に出力する。制御回路５は、例えば、カウンタと比較器による組み合わせにより実現される。レベル変換回路３は、制御回路５より入力された０Ｖ基準の制御信号を、基準電圧発生回路２で生成された基準電位Ｖ１−Ｖ２を用い、Ｖ１−Ｖ２基準の信号に変換して図４Ｃに示すように出力回路４に出力する。出力回路４の出力信号は、図４Ｄに示すようにレベル変換回路３より入力されたＶ１−Ｖ２基準の信号（点Ｃ）に応じて変化し、外部負荷６を図４Ｅに示すようにオン／オフする。
【００２２】
つまり、上述したように出力回路４にＰチャネルＭＯＳ型のトランジスタを使用し、そのゲートのしきい値がＶ２以下に設定されているため、点Ｃの信号レベルがＶ１の場合には、出力回路４のトランジスタはゲート−ソース間の電位差が０Ｖとなるので非導通状態であり、この時、点Ｄの信号レベルは０Ｖとなるので、外部負荷６がオフ状態（非駆動状態）となる。また、点Ｃの信号レベルがＶ１−Ｖ２の場合には、出力回路４のトランジスタはゲート−ソース間の電位差がＶ２となるので導通状態であり、この時、点Ｄの信号レベルはＶ１となるので、外部負荷６はオン状態（駆動状態）となる。
【００２３】
尚、上述した第１の実施の形態の説明においては、ＭＯＳ型のトランジスタを用いて構成する場合について説明したが、バイポーラトランジスタ等の他の素子を用いるようにしても良い。また、上述した第１の実施の形態の説明においては、基準電圧発生回路２をバンドギャップ・リファレンス回路２１と、誤差アンプ回路２２とにより構成する場合について説明したが、ツェナーダイオードを用いて簡易的な基準電圧発生回路２を設けるようにしても良い。さらに、上述した第１の実施の形態の説明においては、レベル変換回路３にバッファ３５を設ける場合について説明したが、バッファ３５の代わりに電源電圧Ｖ１と基準電圧発生回路２からの基準電圧（Ｖ１−Ｖ２）との電位差により動作する波形整形回路を設けるようにしても良い。
【００２４】
以上説明したように第１の実施の形態によれば、以下に掲げる効果を奏する。その第１の効果は、高電圧Ｖ１で動作する出力回路と低電圧Ｖ２で動作する大規模ロジック回路を同一シリコン上に混載する場合において、製造工程数を従来に比べ低減することができ、低価格化及び小型軽量化を図ることができる。その理由は、本発明の出力制御装置を用いることにより、回路を構成する全てのトランジスタのゲート−ソース間（ＭＯＳ型の場合）の耐圧をＶ２程度に抑えられるので、耐圧をＶ１にするために必要とされ、新たに追加されるゲート酸化膜生成工程が不要となるからである。第２の効果は、レベル変換回路３が設けられているため、レベル変換回路３と、出力回路４との間に耐圧がＶ２程度とされたトランジスタを含む波形整形回路等の回路を容易に付加することが可能となり、ノイズを低減することが可能となる。
【００２５】
（第２の実施の形態）
図５は、本発明の第２の実施の形態の全体構成を示すブロック図である。図５に示すように第２の実施の形態に係わる出力制御装置５０は、制御回路５、基準電圧発生回路２、レベル変換回路３、出力回路４、故障診断回路５１、レベル変換回路５２により構成されており、これらの回路が同一半導体基板上に集積されている。尚、故障診断回路５１及びレベル変換回路５２以外の部分に関しては、前述した第１の実施の形態と同一の構成とされているため、対応する部分に同一の参照符合を付してその部分の説明を省略する。
【００２６】
図５に示すように第２の実施の形態に係わる出力制御装置５０には、出力回路４に対して並列に故障診断回路５１が設けられ、故障診断回路５１と制御回路５との間にレベル変換回路５２が設けられている。故障診断回路５１は、外部負荷６の電源側の電位（点Ｄ）をモニタすることにより、出力回路５の故障や外部負荷６の短絡状態を検出し、検出信号を生成する。また、レベル変換回路５２は、故障検出回路５１から出力されるＶ１−Ｖ２基準の検出信号（点Ｈ）を０Ｖ基準の信号（点Ｉ）に変換し、制御回路５に入力する。制御回路５は、制御端子を有し、レベル変換回路５２からの信号を受けて外部負荷６が短絡した場合に出力回路４をオフする等のフィードバック制御を行う構成とされている。
【００２７】
次に、本発明の第２の実施の形態における故障診断回路５１及びレベル変換回路５２をゲート−ソース間耐圧が（Ｖ２＋ａ）のトランジスタのみで構成した具体例について説明する。図６は、故障診断回路５１の構成の一例を示す回路図である。図６に示すように故障診断回路５１は、コンパレータ回路６２と、２個の抵抗６３，６４と、コンパレータ回路６２への入力信号レベル（点Ｇ）の下限値をＶ１−Ｖ２に制限するためのＰチャネルＭＯＳ型のトランジスタ６１とにより構成されている。
【００２８】
電源入力端子８（Ｖ１）にコンパレータ回路６２の＋電源端子が接続され、コンパレータ回路６２の−電源端子が仮想的な接地ラインとして用いられる基準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続されている。電源入力端子８（Ｖ１）に抵抗６３の一端が接続され、抵抗６３の他端が抵抗６４の一端に接続され、抵抗６４の他端が基準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続されている。抵抗６３の他端と抵抗６４の一端との共通接続点がコンパレータ回路６２の＋入力端子に接続されている。出力回路４と外部負荷６との接続点にトランジスタ６１のソースが接続され、トランジスタ６１のドレインがコンパレータ回路６２の−入力端子に接続され、トランジスタ６１のゲートが基準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続されている。
【００２９】
このように構成される故障診断回路５１は、正常動作時、出力回路４がオンする場合には、点Ｄの電位がＶ１でトランジスタ６１が導通するため、電圧（Ｖ１−Ｖ２）の出力（点Ｈ）を生成する。一方、この状態で、外部負荷６の短絡や、出力回路４の故障（オンしない）が発生すると、点Ｄの電位が０Ｖでトランジスタ６１が非導通となり、点Ｇの電位が（Ｖ１−Ｖ２）になるため、故障診断回路５１は、電圧Ｖ１の出力（点Ｈ）を生成する。従って、点Ｈの電位が期待値のＶ１−Ｖ２に対して故障時には、Ｖ１となるので、外部負荷６の短絡状態や出力回路４の故障状態を検出することができる。
【００３０】
逆に、故障診断回路５１は、正常動作時、出力回路４がオフする場合には、点Ｄの電位が０Ｖでトランジスタ６１が非導通となり、点Ｇの電位が（Ｖ１−Ｖ２）になるため、電圧Ｖ１の出力（点Ｈ）を生成する。一方、この状態で、出力回路４の故障（オフしない）が発生すると、点Ｄの電位がＶ１でトランジスタ６１が導通するため、故障診断回路５１は、電圧（Ｖ１−Ｖ２）の出力（点Ｈ）を生成する。従って、点Ｈの電位が期待値のＶ１に対して故障時には、（Ｖ１−Ｖ２）となるので、出力回路４の故障状態を検出することができる。
【００３１】
図７は、レベル変換回路５２の構成を示す一例としての回路図である。レベル変換回路５２は、図７に示すように２個のバッファ７１，７５と、２個の抵抗７３，７４とＰチャンネルＭＯＳ型のトランジスタ７２とにより構成されている。
【００３２】
電源入力端子８（Ｖ１）にバッファ７１の＋電源端子が接続され、バッファ７１の−電源端子が仮想的な接地ラインとして用いられる基準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続されている。電源入力端子７（Ｖ２）にバッファ７５の＋電源端子が接続され、バッファ７５の−電源端子が接地されている。電源入力端子８（Ｖ１）にＰチャンネルＭＯＳ型のトランジスタ３４のソースが接続され、トランジスタ７２のドレインに抵抗７３の一端が接続され、抵抗７３の他端が抵抗７４の一端に接続され、抵抗７４の他端が接地されている。バッファ７１の出力端子がトランジスタ７２のゲートに接続され、抵抗７３の他端と抵抗７４の一端との接続点がバッファ７５の入力端子に接続され、バッファ７５の出力端子が前述した制御回路５の制御端子に接続されている。なお、バッファ７１の入力端子には、前述した故障診断回路５１の検出信号が供給される。
【００３３】
このように構成されるレベル変換回路５２は、故障診断回路５１からのＶ１−Ｖ２基準の検出信号を０Ｖ基準の信号に変換する。つまり、レベル変換回路５２は、電源電圧をＶ１とする回路から、電源電圧をＶ２とする回路への信号出力部として機能する。なお、バッファ７１を設けることなく、故障診断回路５１からのＶ１−Ｖ２基準の検出信号を直接トランジスタ７２のゲートに供給するようにしても良い。
【００３４】
尚、上述した第２の実施の形態の説明においては、故障診断回路５１を設ける場合について説明したが、他の電圧精度の要求される検出回路等を設けるようにしても良い。この場合においても基準電圧発生回路２の電圧精度が高いため、容易に対応することができる。また、基準電圧発生回路２にさらに誤差アンプ回路を追加して、電源電圧Ｖ１と、基準電圧（Ｖ１−Ｖ２）との間の所定の電圧の基準電圧を生成することもでき、この基準電圧と電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）とによって検出処理を行うようにしても良い。
【００３５】
以上説明したように第２の実施の形態によれば、以下に掲げる効果を奏する。その効果は、電源電圧の異なる２つの回路を同一シリコン上に混載しても高電圧電源側に電圧精度の要求される検出回路や制御回路等を複雑にすることなく、容易に付加することができ、多機能化を図ることができると共に、信頼性及び安全性を向上させることができる。
【００３６】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態が適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。また、各図において、同一構成要素には同一符号を付している。
【００３７】
【発明の効果】
本発明は以上のように構成されているので、以下に掲げる効果を奏する。その第１の効果は、高電圧Ｖ１で動作する出力回路と低電圧Ｖ２で動作する大規模ロジック回路を同一シリコン上に混載する場合において、製造工程数を従来に比べ低減することができ、低価格化及び小型軽量化を図ることができる点にある。次に、第２の効果は、レベル変換回路が設けられているため、レベル変換回路と、出力回路との間に耐圧がＶ２程度とされたトランジスタを含む波形整形回路等の回路を容易に付加することが可能となり、ノイズを低減することができる点にある。さらに、第３の効果は、電源電圧の異なる２つの回路を同一シリコン上に混載しても高電圧電源側に電圧精度の要求される検出回路や制御回路等を複雑にすることなく、容易に付加することができ、多機能化を図ることができると共に、信頼性及び安全性を向上させることができる点にある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の全体構成を示すブロック図である。
【図２】本発明の第１の実施の形態における基準電圧発生回路２の構成を示す一例としての回路図である。
【図３】本発明の第１の実施の形態におけるレベル変換回路３の構成を示す一例としての回路図である。
【図４】本発明の第１の実施の形態の各部の状態を示す一例としての波形図である。
【図５】本発明の第２の実施の形態の全体構成を示すブロック図である。
【図６】本発明の第２の実施の形態における故障診断回路５１の構成の一例を示す回路図である。
【図７】本発明の第２の実施の形態におけるレベル変換回路５２の構成を示す一例としての回路図である。
【図８】従来の出力制御装置の説明に用いるブロック図である。
【符号の説明】
１，５０・・・出力制御装置
２・・・基準電圧発生回路
３，５２・・・レベル変換回路
４・・・出力回路
５・・・制御回路
６・・・外部負荷
７，８・・・電源入力端子
２０・・・出力端子
２１・・・バンドギャップ・リファレンス回路
２２・・・誤差アンプ回路
３２，３３，６３，６４，７３，７４，Ｒ１，Ｒ２，Ｒ３，Ｒ４・・・抵抗
３１，３５，７１，７５・・・バッファ
３４，Ｔｒ３，Ｔｒ４，Ｔｒ２３，Ｔｒ２４，Ｔｒ３１，Ｔｒ３２，Ｔｒ４２，Ｔｒ４４，Ｔｒ４６，Ｔｒ４８，Ｔｒ４９，Ｔｒ５０・・・ＮチャンネルＭＯＳ型のトランジスタ
５１・・・故障診断回路
６２・・・コンパレータ回路
６１，７２，Ｔｒ１，Ｔｒ２，Ｔｒ２１，Ｔｒ２２，Ｔｒ４１，Ｔｒ４３，Ｔｒ４５，Ｔｒ４７，Ｔｒ５１・・・ＰチャンネルＭＯＳ型のトランジスタ
Ｃ１・・・コンデンサ
Ｄ１，Ｄ２，Ｄ３・・・ダイオード
Claims (6)
- 基準電圧Ｖ０に対して２系統の電源電圧Ｖ１，Ｖ２で動作する出力制御装置であって、
電源電圧Ｖ２により動作して制御信号を生成する制御信号生成手段と、
電源電圧Ｖ１により動作して基準電圧（Ｖ１−Ｖ２）を生成する基準電圧生成手段と、
前記制御信号生成手段からの制御信号を電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換するレベル変換手段と、
前記レベル変換手段からの信号に応じてスイッチング動作し、電源電圧Ｖ１で以て外部負荷を駆動する駆動手段と、
前記電源電圧Ｖ１と前記基準電圧生成手段からの基準電圧（Ｖ１−Ｖ２）との電位差により動作して前記電源電圧Ｖ１が供給される各部の状態を検出し、該検出結果に応じた検出信号を生成する検出信号生成手段と、
該検出信号生成手段からの検出信号を前記電源電圧Ｖ２と前記基準電圧Ｖ０との間で振幅する信号に変換する第２のレベル変換手段とを備え、
前記第２のレベル変換手段の出力を前記制御信号生成手段に供給してフィードバック制御する
ことを特徴とする出力制御装置。 - 前記基準電圧生成手段には、バンドギャップ・リファレンス回路が含まれることを特徴とする請求項１記載の出力制御装置。
- 前記検出信号生成手段は、前記駆動手段の状態と、前記駆動手段により駆動される外部負荷の状態とを検出することを特徴とする請求項１記載の出力制御装置。
- さらに、前記レベル変換手段と駆動手段との間に、電源電圧Ｖ１と前記基準電圧生成手段からの基準電圧（Ｖ１−Ｖ２）との電位差により動作して前記レベル変換手段からの信号の波形を整形する波形整形手段を備えたことを特徴とする請求項１〜３の何れかに記載の出力制御装置。
- 基準電圧Ｖ０に対して２系統の電源電圧Ｖ１，Ｖ２で動作する出力制御装置の出力制御方法であって、
電源電圧Ｖ２により動作して制御信号を生成する工程と、
電源電圧Ｖ１により動作して基準電圧（Ｖ１−Ｖ２）を生成する工程と、
前記制御信号を生成する工程からの制御信号を電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程と、
前記電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程からの信号に応じてスイッチング動作し、電源電圧Ｖ１で以て外部負荷を駆動する工程と、
前記電源電圧Ｖ１が供給される各部の状態を検出し、該検出結果に応じた検出信号を生成する工程と、
前記検出信号を生成する工程からの検出信号を前記電源電圧Ｖ２と前記基準電圧Ｖ０との間で振幅する信号に変換する工程とを有し、
前記電源電圧Ｖ２と前記基準電圧Ｖ０との間で振幅する信号に変換する工程において得られる信号によりフィードバック制御する
ことを特徴とする出力制御方法。 - さらに、前記電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程からの信号の波形を整形する工程を有することを特徴とする請求項５記載の出力制御方法。
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