CN1166067C - 数/模转换方法和数/模转换器 - Google Patents

Abstract

D/A转换器包括三角形单位权阵列(WA)。解码器(D)将数字样值转换为具有线性加权二进制表示的控制信号(x[1]、…、x[5])。这些控制信号被用于激活/去活所述三角形单位权阵列的整行(列)。最终，将所述单位权组合为模拟输出信号。

Description

数/模转换方法和数/模转换器

技术领域

本发明涉及数/模(D/A)转换方法以及数/模(D/A)转换器

背景技术

在D.A.Johns和K.Martin所著的“集成模拟电路设计(Integratedanalog circuit design)”，John Wiley&Sons，New York，1997，第469-484页中描述了典型的常规D/A转换器。普通类型的转换器使用指数权(在常规二进制表示中，一般电流、电压或电荷源表示数字值的权2^k)。为了提高权的匹配，这些权常以单位权阵列的形式来实现。如其中所述，指数加权D/A转换器的缺点在于：在所谓的大码跃变(major code transitions)、如在011......1和100......0之间时产生的假信号。由于微小的切换延迟，在短时间内，输出信号可能对应于值111......1(最大值)或000......0(最小值)。这种效应被称为假信号，并且在转换器高速工作时会特别变成干扰。

在上述参考资料也讨论了减少假信号噪声的建议方案。一种这样的方案是基于温度计码或一元加权码。这个方案大大地降低了假信号噪声，但在单位权上需要复杂的解码器和额外的逻辑。

在上述参考资料还讨论了这些方法之间的混合。这些混合被称为分段D/A转换器。这类转换器一般对一些最高有效位(MSB)使用一元权而对剩下的最低有效位(LSB)使用指数权。这种方案在单位权上也需要复杂的解码器和额外的逻辑。

在Irmer等人的美国专利No.4910514中描述了上面所讨论的混合转换器的变型。在这种实现中，最高和最低有效位都采用一元加权，但是所用的权不同。这种实现具有与混合实现一样的缺点。

发明内容

本发明的一个目的是提供减少假信号噪声、然而没有先有技术那么复杂的D/A转换方法和D/A转换器。

根据本发明，提供了一种D/A转换方法，其特征在于：在逻辑上将单位权安排成直角三角形的单位权阵列；将数字样值转换为具有线性加权二进制表示的控制信号；用所述控制信号激活或去活所述三角形的单位权阵列的整行或列；以及将所述单位权组合成模拟输出信号。

简言之，本发明是基于线性加权而不是指数或一元加权。在高的位分辨率的情况下，这在较低复杂性的前提下给出了极好的假信号性能。此外，该原理也容易地提供了冗余，从而明显减少了由单位权失配引起的系统误差。

附图说明

本发明连同它的其他目的和优点可以通过参考以下说明、连同附图一起来更好地理解，其中：

图1是说明先有技术的指数加权D/A转换器的框图；

图2是说明基于阵列的指数加权D/A转换器的原理的框图；

图3是说明指数加权D/A转换器存在的问题的示意图；

图4是说明基于阵列的一元加权D/A转换器的原理的框图；

图5-a-5-b说明图4的一元加权D/A转换器中的大码跃变；

图6是说明基于阵列的分段D/A转换器的原理的框图；

图7-a-7-b说明图6的分段D/A转换器中的大码跃变；

图8是说明另一种基于阵列的分段D/A转换器的原理的框图；

图9-a-9-b说明图8的分段D/A转换器中的大码跃变；

图10是说明根据本发明的基于阵列的线性加权D/A转换器的原理的框图；

图11-a-11-b说明图10的线性加权D/A转换器中的大码跃变；

图12是说明在根据本发明的D/A转换器中、用于确定线性加权值的示例性算法的流程图；

图13-a-13-p说明了根据本发明的4位线性加权D/A转换器的可能的单位权阵列配置；

图14是适用于实现图12的算法的解码器的框图；

图15是说明根据本发明、提供冗余的基于阵列的线性加权D/A转换器的示例性实施例的示意图；

图16是根据本发明的D/A转换器中的单位权阵列的示例性实施例的框图；

图17是根据本发明的D/A转换器中的单位权阵列的提供冗余的示例性实施例的框图；以及

图18是根据本发明的D/A转换器中的单位权阵列的差动实现的示例性实施例的框图。

具体实施方式

在以下描述中说明不同类型的D/A转换器。为了保证图便于管理，位分辨率已保持得非常低，一般只有3-4位。在这种D/A转换器的实际实现中，分辨率要高得多，一般有8-14位或更高。这意味着，不同设计的具体特性不能直接单凭图来判断。反而重要的是，在比较不同的D/A转换器类型时参考此描述。

此外，为了简化描述，为各图中执行类似或相应功能的部分指定了相同的参考名称。但是应该记住，这些部分内部的实现可能非常不同，并且复杂程度也可能不同。

图1是说明先有技术的指数加权D/A转换器的框图。所示D/A转换器具有N＝4位的分辨率。一组源或权W1-W4由相应的一组开关SW1-SW4控制。这些开关由数字信号的各个位来控制。模拟信号由来自源或权的输出信号之和形成。源或权可例如基于电流、电荷或电压(电阻)。在以下描述中，术语“权”将被用于涵盖所有的可能性。因此，可以把模拟信号x写成

$x=\underset{k=0}{\overset{N-1}{\mathrm{\Σ}}}x\left[k\right]\·2^k$

其中N表示位分辨率而x[k]表示二进制信号的各个位。如从此公式可看出的，数字信号的各个位被指数加权(按照系数2^k)。

习惯作法是以单位权阵列的形式实现各个权，其中将单位权组合而得到适当的权。图2是说明这种基于阵列的指数加权D/A转换器的原理的框图。该图说明了单位权如何进行逻辑组合。在一种实际实现中，阵列是矩形的。数字信号的样值被发送到解码器D，后者把样值转换成并行二进制信号而转发到单位权阵列WA。单位权在逻辑上被配置成与所需加权系数2^k对应的线性单位权块。各个单独的位将接通或断开某个完整的单位权块(实际上，由于单位权的矩形排列，所述各位还得进一步转换成控制信号)。

图3是说明指数加权D/A转换器具有的问题的示意图。该图说明了从0111＝7到1000＝8的跃变。由于所有各位都反转了，因此这称为大码跃变。由于所有的单位权可能不是正好同时进行切换，因此存在着在短的转变时间内、各位的值都为1的危险。这意味着在短时段内，输出信号将对应于最大值1111＝15。这种现象被称为假信号。因此，实际输出信号将在这种大码跃变时带有尖峰信号(另一种可能性是输出信号在转换期间暂时对应于值0000＝0，这会导致同样的问题)。该问题随着D/A转换频率提高而变成越来越大的干扰(因为输出信号稳定的时段会越来越短)。因此，在高频下，这些假信号成为频率限制因素。

对于N位D/A转换器的一般情况，在两个接连的指数加权二进制码之间切换的单位权的最大数目为：

               S_E＝2^N-1+(2^N-1-1)＝2^N-1

所以，在所有单位权都被切换的最坏情况下，对于14位D/A转换器来说，这会导致2¹⁴-1＝16383个单位权切换。

已经提议了指数加权D/A转换器的用于减轻这种问题的各种修改。现在将参考图4-9对一些实例进行描述。

图4是说明基于阵列的一元加权D/A转换器的原理的框图。在这种转换器中，单位权在逻辑上被安排成独立切换的单位权。本实施例实现了所谓的温度加权或一元加权。模拟输出信号x可以写成

$x=\underset{k=1}{\overset{2^N}{\mathrm{\Σ}}}x\left[k\right]\·1$

一元加权D/A转换器的优点在于，从一个二进制值到相邻值的变化将仅仅意味着一个单位权的变化。这在图5-a和5-b中说明，其中从0111＝7到1000＝8的同一转变仅仅接通另一个单位权。但是，一元加权D/A转换器的主要缺点在于，它需要大量(2^N)的控制线。如果将单位权排列成矩形阵列，则可以减少控制线的数目。但是，矩形的权阵列需要更复杂的解码器，同时单位权具有至少两个控制输入端以及相应的控制逻辑。

已经提议的另一种方法是分段D/A转换器。图6是说明基于阵列的分段D/A转换器的原理的框图。在这种转换器中，最高有效位的处理与一元加权转换器中的方式相同，而最低有效位的处理与指数加权转换器中的一样。在图6中，两个最高有效位以与图4中相同的方式控制3个权块，每个块包括3个单位权，而两个最低有效位以与图2相同的方式控制剩下的3个单位权。在本实施例中，大码跃变发生在0011＝3和0100＝4之间，如图7-a和7-b所示。一般这种跃变发生在两段之间的边界处。

图8是说明另一种基于阵列的分段D/A转换器的原理的框图。与图6的实施例的差别在于处理最低有效位的方式。在本实施例中，对这些位采用一元加权而非指数加权。大码跃变时的表现与图6的实施例中的一样，如图9-a和9-b所示。

由于分段需要复杂的解码器，因此最好使分段位的数目尽可能少。单位权必需的矩形排列在每个单位权中需要至少两个输入端和额外的控制逻辑，这也增加了复杂性。

对于具有K个分段位的N位分段D/A转换器的一般情况，两个连续码之间切换的单位权的最大数目(大码跃变)在分段和非分段位之间的边界处发生，可以表示为

              S_S＝2^N-K+(2^N-K-1)＝2^N-K+1-1

作为一个实例，对于具有6个最高有效位的分段的14位分段D/A转换器，得到S_S＝2^14-6+1-1＝511个单位权。

本发明基于数字输入信号的线性加权表示。因此，模拟输出信号x表示为

$x=\underset{k=1}{\overset{n}{\mathrm{\Σ}}}x\left[k\right]\·k$

其中n是根据下面描述的过程而确定的整数。图10是说明根据本发明的基于阵列的线性加权D/A转换器的原理的框图。如在指数加权D/A转换器中一样，各个控制信号x[k]接通或断开整个单位权块(这种情况下为列)。但是，根据本发明，块表示线性权k而不是指数权2^k。这种配置具有若干个优点，下面将对此说明。

图11-a-11-b说明了图10的线性加权D/A转换器中的大码跃变。这发生在单位权的两个最大块之间转换时。

确定根据本发明的D/A转换器的三角形权阵列WA的大小的整数n计算如下。三角形阵列WA中的单位权的数目为

$\frac{n(n+1)}{2}$

实现N位D/A转换器需要2^N-1个级或单位权。由于它应该等于三角形阵列中单位权的数目，所以得到

$\frac{n(n+1)}{2}=2^N-1$

这可以被写为

                 n²+n-2·(2^N-1)＝0

这个方程的(正)根n是

$n=-\frac{1}{2}+\sqrt{\frac{1}{4}+2\·(2^N-1)}$

由于这个表达式涉及平方根，算出的值n可能不是整数。在这种情况下，使用最接近的较大整数，以便保证所有级的数字信号都可以实现。

对于大N，比如N＞10-12位，上面关于n的表达式可以近似为

$n\≈2^{\frac{N+1}{2}}$

对于根据本发明的N位线性加权D/A转换器的一般情况，两个连续码之间切换的单位权的最大数目(大码跃变)发生在两个最大单位权块之间转换时，并且可以被表示为

$S_L=n+(n-1)=2n-1\≈2^{\frac{N+3}{2}}$

对于14位D/A转换器，这得出S_L＝362个单位权。

与指数加权D/A转换器相比，得到(对于大N)

$\frac{S_E}{S_L}\≈\frac{2^N}{2^{\frac{N+3}{2}}}=2^{\frac{N-3}{2}}$

这个表达式意味着如果N＞3则S_E＞S_L。由于假设了N为大数，比如N＞10-12位，因此满足这个条件。因此，对于实际关心的所有情况，根据本发明的线性加权D/A转换器比指数加权D/A转换器具有更好的假信号性能。

与分段D/A转换器相比，得到(对于大N)

$\frac{S_S}{S_L}\≈\frac{2^{N-K+1}}{2^{\frac{N+3}{2}}}=2^{\frac{N-1}{2}-k}$

这个表达式意味着，根据本发明的线性加权D/A转换器只要在以下条件下，就比分段D/A转换器具有更好的假信号性能

$k<\frac{N-1}{2}$

作为一个实例，14位分段D/A转换器为了得到比根据本发明的线性加权D/A转换器更好的假信号性能，需要多达k＝7的分段位。但是，这样一种转换器会非常复杂。

图12是说明用于在根据本发明的D/A转换器中确定线性加权值的示例性算法的流程图。算法从步骤S1开始。步骤S2设置等于输入数字样本的值V的帮助变量r。步骤S3设置等于三角形单位权阵列WA中最长单位权块的长度n的循环变量k。步骤S4测试是否r＞k。如果是，则在步骤S5中把控制信号x[k]设置为0。这意味着图10中的列k中所有的单位权都被断开。否则，在步骤S6中把控制信号x[k]设置为1，这意味着图10中的列k中所有的单位权都被接通，并且在步骤S7中使r按1递减。在步骤S8中使循环变量k按1递减。步骤S9测试是否k＝0。如果是，则该算法在步骤10结束。否则该算法循环返回步骤S4。图13-a-13-p说明了从根据本发明的4位线性加权D/A转换器的算法中得出的所有可能的单位权阵列配置。

图14是适用于实现图12的算法的示例解码器的框图。解码器D在输入线上接收要转换的数字信号的样值v。解码器包括若干个解码器单元D1、D2、...、Dn。各个解码器单元包括比较器C、乘法器M和加法器A。在最上面的解码器单元Dn中，帮助信号r(在这种情况下等于v)在比较器C中针对值n进行测试。如果r＞＝n，则控制信号x[n]等于1，否则它等于0。在乘法器M中将x[n]的值乘以n，而所得结果在加法器A中被从r中减去。来自加法器A的输出信号被转发到下一个解码器单元，其中对新的r值执行相同的操作，但这次向比较器C的其它输入端发送值n-1。相同的操作一直重复进行到解码器单元D1。结果是控制信号向量x[1]、x[2]、...、x[n]。

在图10的实施例中，整个单位权的列或者被接通、或者被断开。但是，应当理解，等效实施例可以通过将整个单位权的行接通或断开来实现。实际上，这种特征可在非常低的附加成本下、用来实现包含冗余的实施例。本文中的冗余表示相同代码可以激活不同的单位权组合，从而得到相同的模拟输出信号。冗余的优点在于，通过为相同数字值随机选择不同的单位权组合，可以在统计上减少由各个单位权之间微小差异导致的系统误差。

图15是说明根据本发明、提供这种冗余的基于阵列的线性加权D/A转换器的示例实施例的示意图。开关阵列SWA在列方向激活单位权阵列WA和行方向激活单位权阵列之间切换控制信号x[k]，所述切换可以例如由随机数发生器R控制，发生器R产生在两个值之间随机变化的开关控制信号。另一种备选方案就是简单地让开关阵列SWA在两种可能的开关配置之间改变(这个实施例基于数字输入信号本身通常可被看作是随机信号的事实)。应当指出，两个实施例仍可以使用与图10中不带冗余的实施例中相同的解码器。修改仅仅是在权阵列中，后者现在具有两个输入端。这一点还将参考图17进一步描述。

另一种得到冗余的方式是激活行或列，但是以不同的方式来组合行或列。比如，在图10的4位实施例中，数字值7可以被实现为5+2(图13-h)，但也可以被实现为4+3，这将激活不同的列(或者，如果使用基于行的实施例则激活不同的行)。此实施例需要更复杂的解码器，但是不需要对单位权阵列作任何修改。

组合所述各方法以便得到冗余当然也是可能的。

图16是根据本发明的D/A转换器中的单位权阵列的示例实施例框图。此实施例适合于根据图10的转换器并使用单端开关。阵列WA的单位权由虚线表示。在这个示例性实施例中，各个单位权包括电流源I和开关SW。开关由控制信号x[1]、...、x[5]控制。各个控制信号同时控制一列中所有的开关SW。一列中各个单位权的输出被相加，并且最后相加各列的输出而形成模拟信号。

图17是根据本发明的D/A转换器中的单位权阵列的提供冗余的示例实施例的框图。此实施例适合于根据图15的转换器。在此实施例中，位分辨率被减少到3位，以便减少图的混乱。与图16不同之处在于，每个单位权现在包括两个并行开关SW，一个用于列激活(与图16中一样)而一个用于行激活。相同的控制信号组x[1]、...、x[4]被发送到单位权阵列WA，用于列或行激活。这一点在图中用到行开关的控制信号周围的圆括号表示。

图18是根据本发明的D/A转换器中的单位权阵列的差动实现的示例实施例的框图。此实施例适合于根据图10的转换器。这个差动实施例与图16的实施例相似。差别在于，除了各个控制信号x[k]，还使用了反相控制信号。控制信号以及它的反相信号分别控制单位权中连接到电流源的相应开关。由反相控制信号控制的开关的输出被接地。结果是所有单位权将一直被接通，但不是所有的单位权都被连接到输出线。控制信号x[1]、...、x[4]会激活某些列，同时由反相控制信号将剩下的列接地。这个实施例的优点在于，它避免了未连接的电流源输出的情况。如果没有连接电流源的输出，如图16所示的情况，则在源输出处的电压电平将漂移到供电电压，进而当接通开关时，在该开关上会有大的电压差。这也意味着大的电荷传送，这一点与假信号的表现相似。与图17的实施例相当的差动实施例当然也是可能的。

一般，图16-18的实施例中的电流源和开关由CMOS晶体管以本领域中众所周知的方式实现。单位权的单端和差动实现的例子在比如在前述由D.A.Johns和K.Martin所著的“集成模拟电路设计(Integrated analog circuit design)”中进行了描述。

本领域的技术人员会理解，在不背离由所附权利要求书定义的本发明的范围的前提下，可以对本发明作出各种修改和变化。

Claims (8)

1.一种D/A转换方法，其特征在于：

在逻辑上将单位权安排成直角三角形的单位权阵列；

将数字样值转换为具有线性加权二进制表示的控制信号；

用所述控制信号激活或去活所述三角形的单位权阵列的整行或列；以及

将所述单位权组合成模拟输出信号。

2.如权利要求1所述的方法，其特征在于：通过在列模式和行模式之间切换来提供冗余，其中在所述列模式下只有整列被激活或去活，而在所述行模式下只有整行被激活或去活。

3.如权利要求1所述的方法，其特征在于：通过激活或去活不同配置中的整行或列来提供冗余，所述各配置具有相同的单位权总数。

4.一种D/A转换器，其特征在于：

具有在逻辑上被安排成直角三角形的单位权的单位权阵列(WA)；

用于将数字样值转换为具有线性加权二进制表示的控制信号的解码器(D)；

用于利用所述控制信号激活或去活所述单位权阵列的整行或列的装置(SW)；以及

用于将所述单位权组合成模拟输出信号的装置。

5.如权利要求4所述的D/A转换器，其特征在于：用于通过在列模式和行模式之间切换来提供冗余的装置(R、SWA)，其中在所述列模式中只有整列被激活或去活，而在所述行模式中只有整行被激活或去活。

6.如权利要求4所述的D/A转换器，其特征在于：用于通过激活或去活不同配置中的整行或列来提供冗余的装置，所述各配置具有相同的单位权总数。

7.如权利要求4-6中任何一个所述的D/A转换器，其特征在于使用单端开关的所述单位权的实现。

8.如权利要求4-6中任何一个所述的D/A转换器，其特征在于使用差动开关的所述单位权的实现。

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