JP2003510944A - Ｄ／ａ変換方法とｄ／ａ変換器 - Google Patents
Ｄ／ａ変換方法とｄ／ａ変換器Info
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Abstract
(57)【要約】
Ｄ／Ａ変換器は三角単位重み配列（ＷＡ）を含む。復号器（Ｄ）はディジタル・サンプルを変換して、直線重み付き２進表現を有する制御信号（ｘ［１］，．．．，ｘ［５］）を作成する。これらの制御信号を用いて三角単位重み配列の全行（列）を活動化／非活動化する。最後に、単位重みをアナログ出力信号に結合させる。
Description
【０００１】
（発明の分野）
本発明はディジタル・アナログ（Ｄ／Ａ）変換方法とＤ／Ａ変換器に関する。
【０００２】
（背景）
一般的な従来のＤ／Ａ変換器は文献［１］に記述されている。共通のタイプは
指数重み（従来の２進表現でディジタル数の重み２kを表す一般に電流、電圧、
または電荷のソース）を用いている。重みをうまく整合させるため、かかる重み
は単位重みの配列で実現することが多い。文献［１］に示されているように、指
数重み付きＤ／Ａ変換器の欠点は、いわゆる主要コード移行（例えば、０１１．
．．１と１００．．．０の間）の際に起こるグリッチである。切り替えのわずか
な遅れのために、出力信号が短時間だけ値１１１．．．１（最大値）か０００．
．．０（最小値）に対応することがある。この効果をグリッチと呼び、変換器の
高速演算において特に外乱になる。
指数重み（従来の２進表現でディジタル数の重み２kを表す一般に電流、電圧、
または電荷のソース）を用いている。重みをうまく整合させるため、かかる重み
は単位重みの配列で実現することが多い。文献［１］に示されているように、指
数重み付きＤ／Ａ変換器の欠点は、いわゆる主要コード移行（例えば、０１１．
．．１と１００．．．０の間）の際に起こるグリッチである。切り替えのわずか
な遅れのために、出力信号が短時間だけ値１１１．．．１（最大値）か０００．
．．０（最小値）に対応することがある。この効果をグリッチと呼び、変換器の
高速演算において特に外乱になる。
【０００３】
文献［１］はグリッチ雑音を減らす解決方法も述べている。１つの方法は温度
計コード、すなわち単項重み付きコード(unary weighted code)に基づくもので
ある。この方法を用いるとグリッチ雑音は大幅に減るが、復号器が複雑であり、
また単位重みに余分の論理が必要になる。 文献［１］はこれらを混合した方法も述べている。かかる混合をセグメント化
Ｄ／Ａ変換器と呼ぶ。かかる変換器は一般にいくつかの最上位ビット（ＭＳＢ）
に単項重みを用い、残りの最下位ビット（ＬＳＢ）に指数重みを用いる。この方
法も復号器が複雑であり、また単位重みに余分の論理が必要になる。 上に述べた混合変換器の変形が文献［２］に述べられている。この方式では単
項重みを最上位ビットと最下位ビットの両方に用いるが、それぞれ重みが異なる
。この方式は混合方式と同じ欠点を有する。
計コード、すなわち単項重み付きコード(unary weighted code)に基づくもので
ある。この方法を用いるとグリッチ雑音は大幅に減るが、復号器が複雑であり、
また単位重みに余分の論理が必要になる。 文献［１］はこれらを混合した方法も述べている。かかる混合をセグメント化
Ｄ／Ａ変換器と呼ぶ。かかる変換器は一般にいくつかの最上位ビット（ＭＳＢ）
に単項重みを用い、残りの最下位ビット（ＬＳＢ）に指数重みを用いる。この方
法も復号器が複雑であり、また単位重みに余分の論理が必要になる。 上に述べた混合変換器の変形が文献［２］に述べられている。この方式では単
項重みを最上位ビットと最下位ビットの両方に用いるが、それぞれ重みが異なる
。この方式は混合方式と同じ欠点を有する。
【０００４】
（概要）
本発明の目的は、グリッチ雑音を減らし、しかも従来の方式より複雑でないＤ
／Ａ変換方法とＤ／Ａ変換器を提供することである。 この目的は特許請求の範囲に従って達成される。 簡単に述べると、本発明は指数重み付けまたは単項重み付けではなく、直線重
み付けに基づく。ビット分解度が高いとき、この方式は構成が複雑でなく、優れ
たグリッチ性能を与える。また、この原理は冗長度を容易に与えることもできる
ので、単位重みの不整合に起因する系統誤差を大幅に減らすことができる。
／Ａ変換方法とＤ／Ａ変換器を提供することである。 この目的は特許請求の範囲に従って達成される。 簡単に述べると、本発明は指数重み付けまたは単項重み付けではなく、直線重
み付けに基づく。ビット分解度が高いとき、この方式は構成が複雑でなく、優れ
たグリッチ性能を与える。また、この原理は冗長度を容易に与えることもできる
ので、単位重みの不整合に起因する系統誤差を大幅に減らすことができる。
【０００５】
（詳細な説明）
以下の説明において種々のタイプのＤ／Ａ変換器を示す。図面を見やすくする
ためにビット分解度を非常に小さくして、一般に３−４ビット程度にした。実際
のＤ／Ａ変換器の実施の形態では分解度ははるかに大きくて、一般に８−１４ビ
ット以上である。したがって、種々の設計のいろいろの機能を図面だけから直接
判断してはならない。種々のタイプのＤ／Ａ変換器を比較するときには説明を参
照することが重要である。 また、説明を簡単にするために、同じまたは対応する機能を行う要素には、全
図面を通して同じ参照符号を用いた。しかしこれらの要素の実施の形態は内部が
非常に異なり、また複雑度が異なることがあることに留意しなければならない。
ためにビット分解度を非常に小さくして、一般に３−４ビット程度にした。実際
のＤ／Ａ変換器の実施の形態では分解度ははるかに大きくて、一般に８−１４ビ
ット以上である。したがって、種々の設計のいろいろの機能を図面だけから直接
判断してはならない。種々のタイプのＤ／Ａ変換器を比較するときには説明を参
照することが重要である。 また、説明を簡単にするために、同じまたは対応する機能を行う要素には、全
図面を通して同じ参照符号を用いた。しかしこれらの要素の実施の形態は内部が
非常に異なり、また複雑度が異なることがあることに留意しなければならない。
【０００６】
図１は従来の指数重み付きＤ／Ａ変換器を示すブロック図である。図に示すＤ
／Ａ変換器はＮ＝４ビットの分解度を有する。ソースすなわち重みＷ１−Ｗ４の
集合は、対応するスイッチＳＷ１−ＳＷ４の集合により制御される。これらのス
イッチはディジタル信号の個々のビットで制御される。アナログ信号は、ソース
すなわち重みからの出力信号の和で形成される。ソースすなわち重みは、例えば
電流、電荷、電圧（抵抗）に基づく。以下の説明では、重みという用語は全ての
可能性を含んで用いられる。アナログ信号ｘは次式で表される。 ただし、Ｎはビット分解度、ｘ［ｋ］は２進信号の個々のビットを表す。この式
から分かるように、ディジタル信号の個々のビットは指数重み付き（係数２kに
よる）である。
／Ａ変換器はＮ＝４ビットの分解度を有する。ソースすなわち重みＷ１−Ｗ４の
集合は、対応するスイッチＳＷ１−ＳＷ４の集合により制御される。これらのス
イッチはディジタル信号の個々のビットで制御される。アナログ信号は、ソース
すなわち重みからの出力信号の和で形成される。ソースすなわち重みは、例えば
電流、電荷、電圧（抵抗）に基づく。以下の説明では、重みという用語は全ての
可能性を含んで用いられる。アナログ信号ｘは次式で表される。 ただし、Ｎはビット分解度、ｘ［ｋ］は２進信号の個々のビットを表す。この式
から分かるように、ディジタル信号の個々のビットは指数重み付き（係数２kに
よる）である。
【０００７】
普通の方法では重みを単位重み配列で実現する。すなわち、単位重みを結合し
て必要な重みを形成する。図２は、かかる配列に基づく指数重み付きＤ／Ａ変換
器の原理を示すブロック図である。この図は、単位重みを論理的に結合する方法
を示す。実際には、配列は長方形である。ディジタル信号のサンプルを復号器Ｄ
に与え、復号器Ｄはサンプルを変換し、並列２進信号を作成して単位重み配列Ｗ
Ａに与える。単位重みを論理的に配列して、所望の重み係数２kに対応する直線
単位重みブロックを形成する。各個々のビットは単位重みブロック全体をオンま
たはオフにする（実際には、単位重みが長方形配列のために、各ビットを更に変
換して制御信号を作成しなければならない）。
て必要な重みを形成する。図２は、かかる配列に基づく指数重み付きＤ／Ａ変換
器の原理を示すブロック図である。この図は、単位重みを論理的に結合する方法
を示す。実際には、配列は長方形である。ディジタル信号のサンプルを復号器Ｄ
に与え、復号器Ｄはサンプルを変換し、並列２進信号を作成して単位重み配列Ｗ
Ａに与える。単位重みを論理的に配列して、所望の重み係数２kに対応する直線
単位重みブロックを形成する。各個々のビットは単位重みブロック全体をオンま
たはオフにする（実際には、単位重みが長方形配列のために、各ビットを更に変
換して制御信号を作成しなければならない）。
【０００８】
図３は、指数重み付きＤ／Ａ変換器が持つ問題を示す図である。この図は、０
１１１＝７から１０００＝８への移行を示す。全てのビットが反転するので、こ
れを主要コード移行と呼ぶ。全ての単位重みが正確に同時には切り替わらないの
で、短時間だけ全てのビットが値１を有するというリスクがある。これは、出力
信号が短時間だけ最大値１１１１＝１５に対応することを意味する。この現象を
グリッチと呼ぶ。したがって、実際の出力信号はかかる主要コード移行のときに
スパイクを有する（別の可能性として、移行中に出力信号が一時的に値００００
＝０に対応することがあり、これも同じ問題を生じる）。Ｄ／Ａ変換周波数が高
くなるに従ってこの問題はますます厄介になる（なぜなら、出力信号が安定する
時間がますます短くなるからである）。したがって、高周波ではかかるグリッチ
が周波数を制限する要因になる。
１１１＝７から１０００＝８への移行を示す。全てのビットが反転するので、こ
れを主要コード移行と呼ぶ。全ての単位重みが正確に同時には切り替わらないの
で、短時間だけ全てのビットが値１を有するというリスクがある。これは、出力
信号が短時間だけ最大値１１１１＝１５に対応することを意味する。この現象を
グリッチと呼ぶ。したがって、実際の出力信号はかかる主要コード移行のときに
スパイクを有する（別の可能性として、移行中に出力信号が一時的に値００００
＝０に対応することがあり、これも同じ問題を生じる）。Ｄ／Ａ変換周波数が高
くなるに従ってこの問題はますます厄介になる（なぜなら、出力信号が安定する
時間がますます短くなるからである）。したがって、高周波ではかかるグリッチ
が周波数を制限する要因になる。
【０００９】
一般的なＮビットのＤ／Ａ変換器の場合、２つの連続した指数重み付き２進コ
ードの間で切り替えられる単位重みの最大数は である。最悪の場合は全ての単位重みが切り替えられる。１４ビットのＤ／Ａ変
換器の場合、２14-１＝１６，３８３の単位重みが切り替えられる。
ードの間で切り替えられる単位重みの最大数は である。最悪の場合は全ての単位重みが切り替えられる。１４ビットのＤ／Ａ変
換器の場合、２14-１＝１６，３８３の単位重みが切り替えられる。
【００１０】
この問題を小さくするために、指数重み付きＤ／Ａ変換器に関して種々の変更
が提案されている。いくつかの例について、図４−９を参照して以下に説明する
。 図４は、配列に基づく単項重み付きＤ／Ａ変換器の原理を示すブロック図であ
る。この変換器では、独立に切り替え可能な単位重みを形成するように単位重み
を論理的に配置する。この実施の形態を温度重み付けまたは単項重み付けと呼ぶ
。アナログ出力信号ｘは次式で表される。
が提案されている。いくつかの例について、図４−９を参照して以下に説明する
。 図４は、配列に基づく単項重み付きＤ／Ａ変換器の原理を示すブロック図であ
る。この変換器では、独立に切り替え可能な単位重みを形成するように単位重み
を論理的に配置する。この実施の形態を温度重み付けまたは単項重み付けと呼ぶ
。アナログ出力信号ｘは次式で表される。
【００１１】
単項重み付きＤ／Ａ変換器の利点は、１つの２進値から次の2進値への変化が
１単位重みだけの変化を意味することである。これを図５-ａと図５-ｂに示す。
この場合、０１１１＝７から１０００＝８への同じ移行で、別の１単位重みだけ
をオンにする。しかし単項重み付きＤ／Ａ変換器の主な欠点は、多数（２N）の
制御線を必要とすることである。単一重みを長方形配列に配置すれば制御線の数
を減らすことはできる。しかし長方形重み配列には一層複雑な復号器が必要であ
り、また少なくとも２つの制御入力とこれに対応する制御論理を持つ単位重みが
必要である。
１単位重みだけの変化を意味することである。これを図５-ａと図５-ｂに示す。
この場合、０１１１＝７から１０００＝８への同じ移行で、別の１単位重みだけ
をオンにする。しかし単項重み付きＤ／Ａ変換器の主な欠点は、多数（２N）の
制御線を必要とすることである。単一重みを長方形配列に配置すれば制御線の数
を減らすことはできる。しかし長方形重み配列には一層複雑な復号器が必要であ
り、また少なくとも２つの制御入力とこれに対応する制御論理を持つ単位重みが
必要である。
【００１２】
提案された別の方法はセグメント化Ｄ／Ａ変換器である。図６は、配列に基づ
くセグメント化Ｄ／Ａ変換器の原理を示すブロック図である。この変換器では、
最上位ビットは単項重み付き変換器と同じ方法で処理し、最下位ビットは指数重
み付き変換器と同様に処理する。図６において、２つの最上位ビットは図４の場
合と同様にそれぞれ３単位重みを含む３つの重みブロックを制御し、２つの最下
位ビットは残りの３単位重みを図２の場合と同様にして制御する。この実施の形
態では、主要コード移行は図７-ａと図７-ｂに示すように００１１＝３と０１０
０＝４の間で起こる。一般に、かかる移行は２つのセグメントの間の境界で起こ
る。
くセグメント化Ｄ／Ａ変換器の原理を示すブロック図である。この変換器では、
最上位ビットは単項重み付き変換器と同じ方法で処理し、最下位ビットは指数重
み付き変換器と同様に処理する。図６において、２つの最上位ビットは図４の場
合と同様にそれぞれ３単位重みを含む３つの重みブロックを制御し、２つの最下
位ビットは残りの３単位重みを図２の場合と同様にして制御する。この実施の形
態では、主要コード移行は図７-ａと図７-ｂに示すように００１１＝３と０１０
０＝４の間で起こる。一般に、かかる移行は２つのセグメントの間の境界で起こ
る。
【００１３】
図８は、配列に基づく別のセグメント化Ｄ／Ａ変換器の原理を示すブロック図
である。図６の実施の形態との違いは、最下位ビットを処理する方法にある。こ
の実施の形態では、指数重み付けではなく単項重み付けをこれらのビットに用い
る。図９-ａと図９-ｂに示すように、主要コード移行における挙動は図６の実施
の形態の場合と同じである。 セグメント化には複雑な復号器が必要なので、セグメント化ビットの数をでき
るだけ小さくすることが望ましい。また、複雑さは単位重みの必要な長方形配置
と共に増す。すなわち、各単位重みに少なくとも２つの入力と追加の制御論理が
必要である。
である。図６の実施の形態との違いは、最下位ビットを処理する方法にある。こ
の実施の形態では、指数重み付けではなく単項重み付けをこれらのビットに用い
る。図９-ａと図９-ｂに示すように、主要コード移行における挙動は図６の実施
の形態の場合と同じである。 セグメント化には複雑な復号器が必要なので、セグメント化ビットの数をでき
るだけ小さくすることが望ましい。また、複雑さは単位重みの必要な長方形配置
と共に増す。すなわち、各単位重みに少なくとも２つの入力と追加の制御論理が
必要である。
【００１４】
Ｋセグメント化ビットを有する一般的なＮビットのセグメント化Ｄ／Ａ変換器
の場合、２つの連続したコードの間に切り替えられる単位重み（主要コード移行
）の最大数はセグメント化ビットと非セグメント化ビットの間の境界で起こり、
次式で表される。 一例として、６つの最上位ビットのセグメントを持つ１４ビットのセグメント化
Ｄ／Ａ変換器では、単位重みの数はＳS＝２14-6+1−１＝５１１である。
の場合、２つの連続したコードの間に切り替えられる単位重み（主要コード移行
）の最大数はセグメント化ビットと非セグメント化ビットの間の境界で起こり、
次式で表される。 一例として、６つの最上位ビットのセグメントを持つ１４ビットのセグメント化
Ｄ／Ａ変換器では、単位重みの数はＳS＝２14-6+1−１＝５１１である。
【００１５】
本発明は、ディジタル入力信号の直線重み付き表現に基づく。アナログ出力信
号ｘは次式で表される。 ただし、ｎは後で説明する手続きに従って決定される整数である。図１０は、本
発明に係る、配列に基づく直線重み付きＤ／Ａ変換器の原理を示すブロック図で
ある。指数重み付きＤ／Ａ変換器の場合と同様に、各制御信号ｘ［ｋ］は単位重
みのブロック（この場合は列）全体をオンまたはオフにする。しかし本発明では
、ブロックは指数重み２kではなく直線重みｋを表す。この配置は、後で示すよ
うにいくつかの利点を有する。
号ｘは次式で表される。 ただし、ｎは後で説明する手続きに従って決定される整数である。図１０は、本
発明に係る、配列に基づく直線重み付きＤ／Ａ変換器の原理を示すブロック図で
ある。指数重み付きＤ／Ａ変換器の場合と同様に、各制御信号ｘ［ｋ］は単位重
みのブロック（この場合は列）全体をオンまたはオフにする。しかし本発明では
、ブロックは指数重み２kではなく直線重みｋを表す。この配置は、後で示すよ
うにいくつかの利点を有する。
【００１６】
図１１-ａと図１１-ｂは図１０の直線重み付きＤ／Ａにおける主要コード移行
を示す。これは単位重みの２つの最大ブロックの間の移行で起こる。 整数ｎは本発明に係るＤ／Ａ変換器の三角重み配列ＷＡのサイズを決定し、次
のように計算する。三角配列ＷＡ内の単位重みの数は
を示す。これは単位重みの２つの最大ブロックの間の移行で起こる。 整数ｎは本発明に係るＤ／Ａ変換器の三角重み配列ＷＡのサイズを決定し、次
のように計算する。三角配列ＷＡ内の単位重みの数は
【００１７】
ＮビットのＤ／Ａ変換器を実現するには
のレベル、すなわち単位重みが必要である。これは三角配列内の単位重みの数に
等しいので、 である。これを書き直すと、 この式の（正の）根は である。この式は平方根を含むので、計算から得られるｎの値は整数でないこと
がある。かかる場合は、この数より大きくて最も近い整数を用いる。これにより
、ディジタル信号の全てのレベルを実現することができる。
等しいので、 である。これを書き直すと、 この式の（正の）根は である。この式は平方根を含むので、計算から得られるｎの値は整数でないこと
がある。かかる場合は、この数より大きくて最も近い整数を用いる。これにより
、ディジタル信号の全てのレベルを実現することができる。
【００１８】
Ｎが大きい（例えばＮ＞１０−１２ビット）場合は、上のｎの式を次のように
近似することができる。 本発明に係る一般的なＮビットの直線重み付きＤ／Ａ変換器の場合は、２つの連
続したコードの間に切り替えられる単位重み（主要コード移行）の最大数は単位
重みの２つの最大ブロックの間の移行のときに起こり、次式で表される。 １４ビットのＤ／Ａ変換器の場合、単位重みの数はＳL＝３６２である。
近似することができる。 本発明に係る一般的なＮビットの直線重み付きＤ／Ａ変換器の場合は、２つの連
続したコードの間に切り替えられる単位重み（主要コード移行）の最大数は単位
重みの２つの最大ブロックの間の移行のときに起こり、次式で表される。 １４ビットのＤ／Ａ変換器の場合、単位重みの数はＳL＝３６２である。
【００１９】
指数重み付きＤ／Ａ変換器と比べると（Ｎが大きいとき）次のようになる。
この式は、Ｎ＞３のときＳE＞ＳLを意味する。Ｎは大きい（例えば、Ｎ＞１０-
１２）と仮定したので、この条件は満たされる。したがって実際の対象とする全
ての場合において、本発明に係る直線重み付きＤ／Ａ変換器は指数重み付きＤ／
Ａ変換器より優れたグリッチ性能を有する。
１２）と仮定したので、この条件は満たされる。したがって実際の対象とする全
ての場合において、本発明に係る直線重み付きＤ／Ａ変換器は指数重み付きＤ／
Ａ変換器より優れたグリッチ性能を有する。
【００２０】
セグメント化Ｄ／Ａ変換器と比べると（Ｎが大きいとき）、
この式は、
であれば、本発明に係る直線重み付きＤ／Ａ変換器がセグメント化Ｄ／Ａ変換器
より優れたグリッチ性能を有することを意味する。 一例として、本発明に係る直線重み付きＤ／Ａ変換器より優れたグリッチ性能
を有するためには、１４ビットのセグメント化Ｄ／Ａ変換器はＫ＝７のセグメン
ト化ビットを必要とする。しかしかかる変換器は非常に複雑である。
より優れたグリッチ性能を有することを意味する。 一例として、本発明に係る直線重み付きＤ／Ａ変換器より優れたグリッチ性能
を有するためには、１４ビットのセグメント化Ｄ／Ａ変換器はＫ＝７のセグメン
ト化ビットを必要とする。しかしかかる変換器は非常に複雑である。
【００２１】
図１２は、本発明に係るＤ／Ａ変換器の直線重みを決定するための例示のアル
ゴリズムを示す流れ図である。このアルゴリズムはステップＳ１で始まる。ステ
ップＳ２で、入力するディジタル・サンプルの値ｖに等しい補助変数ｒを設定す
る。ステップＳ３で、ループ変数ｋを三角単位重み配列ＷＡ内の最長単位重みブ
ロックの長さｎに等しく設定する。ステップＳ４で、ｒ＞ｋかどうかテストする
。イエスであれば、ステップＳ５で制御信号ｘ［ｋ］を０に設定する。これは図
１０の列ｋ内の全ての単位重みをオフにすることを意味する。ノーであれば、ス
テップＳ６で制御信号ｘ［ｋ］を１に設定する。これは図１０の列ｋ内の全ての
単位重みをオンにすることを意味し、次にステップＳ７でｒを１だけ減分する。
ステップＳ８で、ループ変数ｋを１だけ減分する。ステップＳ９で、ｋ＝０かど
うかテストする。イエスであれば、ステップＳ１０でアルゴリズムは終了する。
ノーであれば、アルゴリズムはステップＳ４に戻る。図１３−ａから図１３−ｐ
は、本発明に係る４ビットの直線重み付きＤ／Ａ変換器について、このアルゴリ
ズムから得られる全ての可能な単位重み配列構成を示す。
ゴリズムを示す流れ図である。このアルゴリズムはステップＳ１で始まる。ステ
ップＳ２で、入力するディジタル・サンプルの値ｖに等しい補助変数ｒを設定す
る。ステップＳ３で、ループ変数ｋを三角単位重み配列ＷＡ内の最長単位重みブ
ロックの長さｎに等しく設定する。ステップＳ４で、ｒ＞ｋかどうかテストする
。イエスであれば、ステップＳ５で制御信号ｘ［ｋ］を０に設定する。これは図
１０の列ｋ内の全ての単位重みをオフにすることを意味する。ノーであれば、ス
テップＳ６で制御信号ｘ［ｋ］を１に設定する。これは図１０の列ｋ内の全ての
単位重みをオンにすることを意味し、次にステップＳ７でｒを１だけ減分する。
ステップＳ８で、ループ変数ｋを１だけ減分する。ステップＳ９で、ｋ＝０かど
うかテストする。イエスであれば、ステップＳ１０でアルゴリズムは終了する。
ノーであれば、アルゴリズムはステップＳ４に戻る。図１３−ａから図１３−ｐ
は、本発明に係る４ビットの直線重み付きＤ／Ａ変換器について、このアルゴリ
ズムから得られる全ての可能な単位重み配列構成を示す。
【００２２】
図１４は、図１２のアルゴリズムを実現するのに適した例示の復号器のブロッ
ク図である。復号器Ｄは変換すべきディジタル信号のサンプルｖを入力線に受け
る。復号器は多数の復号器ユニットＤ１，Ｄ２，．．．，Ｄｎを含む。各復号器
ユニットは、比較器Ｃと乗算器Ｍと加算器Ａを備える。一番上の復号器ユニット
Ｄｎでは、補助信号ｒ（この場合はｖに等しい）を値ｎに対して比較器Ｃ内でテ
ストする。ｒ＞＝ｎの場合は制御信号ｘ［ｎ］は１であり、そうでない場合は０
である。乗算器Ｍでｘ［ｎ］の値にｎを乗算し、その結果を加算器Ａでｒから引
く。加算器Ａからの出力信号を次の復号器ユニットに送り、新しいｒの値につい
て同じ演算を行う。しかし今回は値ｎ-１を比較器Ｃの他方の入力に与える。復
号器ユニットＤ１まで、同じ演算を繰り返す。その結果、制御信号ベクトルｘ［
１］，ｘ［２］，．．．，ｘ［ｎ］が得られる。
ク図である。復号器Ｄは変換すべきディジタル信号のサンプルｖを入力線に受け
る。復号器は多数の復号器ユニットＤ１，Ｄ２，．．．，Ｄｎを含む。各復号器
ユニットは、比較器Ｃと乗算器Ｍと加算器Ａを備える。一番上の復号器ユニット
Ｄｎでは、補助信号ｒ（この場合はｖに等しい）を値ｎに対して比較器Ｃ内でテ
ストする。ｒ＞＝ｎの場合は制御信号ｘ［ｎ］は１であり、そうでない場合は０
である。乗算器Ｍでｘ［ｎ］の値にｎを乗算し、その結果を加算器Ａでｒから引
く。加算器Ａからの出力信号を次の復号器ユニットに送り、新しいｒの値につい
て同じ演算を行う。しかし今回は値ｎ-１を比較器Ｃの他方の入力に与える。復
号器ユニットＤ１まで、同じ演算を繰り返す。その結果、制御信号ベクトルｘ［
１］，ｘ［２］，．．．，ｘ［ｎ］が得られる。
【００２３】
図１０の実施の形態では、単位重み列全体がオンかオフであった。しかし理解
されるように、単位重み行全体をオンかオフにすることにより、同等の実施の形
態を得ることができる。実際、この機能を用いると冗長度を含む実施の形態を非
常に低い追加コストで実現することができる。この文脈では、冗長度は同じコー
ドが異なる単位重みの結合を活動化して同じアナログ出力信号を得ることを意味
する。冗長度の利点は、同じディジタル値に対して異なる単位重みの結合をラン
ダムに選択することにより、個々の単位重みの間の小さな差に起因する系統誤差
を統計的に減らすことができることである。
されるように、単位重み行全体をオンかオフにすることにより、同等の実施の形
態を得ることができる。実際、この機能を用いると冗長度を含む実施の形態を非
常に低い追加コストで実現することができる。この文脈では、冗長度は同じコー
ドが異なる単位重みの結合を活動化して同じアナログ出力信号を得ることを意味
する。冗長度の利点は、同じディジタル値に対して異なる単位重みの結合をラン
ダムに選択することにより、個々の単位重みの間の小さな差に起因する系統誤差
を統計的に減らすことができることである。
【００２４】
図１５は、かかる冗長度を与える、本発明に係る配列に基づく直線重み付きＤ
／Ａ変換器の例示の実施の形態を示す図である。スイッチ配列ＳＷＡは制御信号
ｘ［ｋ］を切り替えて単位重み配列ＷＡを列方向か行方向に活動化させる。切り
替えは、例えば乱数発生器Ｒにより制御する。乱数発生器Ｒは、２つの値のどち
らかにランダムに変えるスイッチ制御信号を生成する。別の方法は、スイッチ配
列ＳＷＡを単に２つの可能なスイッチ構成に交互に切り替えることである（この
実施の形態は、ディジタル入力信号自体が通常はランダム信号と考えられるとい
う事実に基づいている）。注意すべきであるが、両方の実施の形態でも冗長度の
ない図１０の実施の形態と同じ復号器を用いてよい。変更があるのは重み配列だ
けであって、この場合は２つの入力を有する。これについては図１７を参照して
更に説明する。
／Ａ変換器の例示の実施の形態を示す図である。スイッチ配列ＳＷＡは制御信号
ｘ［ｋ］を切り替えて単位重み配列ＷＡを列方向か行方向に活動化させる。切り
替えは、例えば乱数発生器Ｒにより制御する。乱数発生器Ｒは、２つの値のどち
らかにランダムに変えるスイッチ制御信号を生成する。別の方法は、スイッチ配
列ＳＷＡを単に２つの可能なスイッチ構成に交互に切り替えることである（この
実施の形態は、ディジタル入力信号自体が通常はランダム信号と考えられるとい
う事実に基づいている）。注意すべきであるが、両方の実施の形態でも冗長度の
ない図１０の実施の形態と同じ復号器を用いてよい。変更があるのは重み配列だ
けであって、この場合は２つの入力を有する。これについては図１７を参照して
更に説明する。
【００２５】
冗長度を得る別の方法は、やはり行または列を活動化することであるが、行ま
たは列を別の方法で結合しうることである。例えば図１０の４ビットの実施の形
態で、ディジタル数７は５＋２（図１３−ｈ）で実現してよいが、異なる列（行
に基づく実施の形態を用いる場合は行）を活動化して４＋３で実現してもよい。
この実施の形態は一層複雑な復号器を必要とするが、単位重み配列は一切変更す
る必要がない。 冗長度を得る方法を組み合わせることも可能である。
たは列を別の方法で結合しうることである。例えば図１０の４ビットの実施の形
態で、ディジタル数７は５＋２（図１３−ｈ）で実現してよいが、異なる列（行
に基づく実施の形態を用いる場合は行）を活動化して４＋３で実現してもよい。
この実施の形態は一層複雑な復号器を必要とするが、単位重み配列は一切変更す
る必要がない。 冗長度を得る方法を組み合わせることも可能である。
【００２６】
図１６は、本発明に係るＤ／Ａ変換器内の単位重み配列の例示の実施形態のブ
ロック図である。この実施の形態は図１０に係る変換器に適しており、単一端ス
イッチを用いる。配列ＷＡの単位重みを点線で示す。この例示の実施の形態では
、各単位重みは、電流ソースＩとスイッチＳＷを含む。スイッチは制御信号ｘ［
１］，．．．，ｘ［５］により制御される。各制御信号は１列内の全てのスイッ
チＳＷを同時に制御する。１列内の各単位重みからの出力を加算し、最終的に各
列の出力を加算してアナログ信号を形成する。
ロック図である。この実施の形態は図１０に係る変換器に適しており、単一端ス
イッチを用いる。配列ＷＡの単位重みを点線で示す。この例示の実施の形態では
、各単位重みは、電流ソースＩとスイッチＳＷを含む。スイッチは制御信号ｘ［
１］，．．．，ｘ［５］により制御される。各制御信号は１列内の全てのスイッ
チＳＷを同時に制御する。１列内の各単位重みからの出力を加算し、最終的に各
列の出力を加算してアナログ信号を形成する。
【００２７】
図１７は、本発明に係るＤ／Ａ変換器内の単位重み配列の、冗長度を与える例
示の実施の形態のブロック図である。この実施の形態は、図１５に係る変換器に
適している。この実施の形態では、クラタリング図(cluttering of the figure)
を減らすためにビット分解度を３ビットに減らした。図１６との違いは各単位重
みが２個の並列スイッチＳＷを含むことで、１個は列を活動化し（図１６と同様
に）、１個は行を活動化する。制御信号ｘ［１］，．．．，ｘ［４］の同じ集合
を単位重み配列ＷＡに送って、列か行を活動化する。図では、行スイッチへの制
御信号に括弧をつけてこれを表している。
示の実施の形態のブロック図である。この実施の形態は、図１５に係る変換器に
適している。この実施の形態では、クラタリング図(cluttering of the figure)
を減らすためにビット分解度を３ビットに減らした。図１６との違いは各単位重
みが２個の並列スイッチＳＷを含むことで、１個は列を活動化し（図１６と同様
に）、１個は行を活動化する。制御信号ｘ［１］，．．．，ｘ［４］の同じ集合
を単位重み配列ＷＡに送って、列か行を活動化する。図では、行スイッチへの制
御信号に括弧をつけてこれを表している。
【００２８】
図１８は、本発明に係るＤ／Ａ変換器内の単位重み配列の差動方式の例示の実
施形態のブロック図である。この実施の形態は図１０に係る変換器に適している
。この差動方式は図１６の実施の形態と同様であるが、異なる点は、各制御信号
ｘ［ｋ］の他に反転制御信号も用いることである。制御信号とその反転信号は、
単位重み内の電流ソースに接続するに対応するスイッチをそれぞれ制御する。反
転制御信号が制御するスイッチからの出力は接地する。その結果、全ての単位重
みは常にオンになっているが、必ずしも全てが出力線に接続しているわけではな
い。制御信号ｘ［１］，．．．，ｘ［４］はいくつかの列を活動化するが、残り
の列は反転制御信号により接地する。この実施の形態の利点は、接続されていな
い電流ソース出力がないようにすることである。図１６の場合のように電流ソー
スの出力が接続されていないと、ソース出力での電圧レベルは電源電圧の方に変
化する。したがってスイッチがオンになったときにスイッチの両端に大きな電圧
差を生じる。これはまた大きな電荷が移行することを意味し、グリッチの挙動と
同じである。図１７の実施の形態に対応する差動方式ももちろん可能である。
施形態のブロック図である。この実施の形態は図１０に係る変換器に適している
。この差動方式は図１６の実施の形態と同様であるが、異なる点は、各制御信号
ｘ［ｋ］の他に反転制御信号も用いることである。制御信号とその反転信号は、
単位重み内の電流ソースに接続するに対応するスイッチをそれぞれ制御する。反
転制御信号が制御するスイッチからの出力は接地する。その結果、全ての単位重
みは常にオンになっているが、必ずしも全てが出力線に接続しているわけではな
い。制御信号ｘ［１］，．．．，ｘ［４］はいくつかの列を活動化するが、残り
の列は反転制御信号により接地する。この実施の形態の利点は、接続されていな
い電流ソース出力がないようにすることである。図１６の場合のように電流ソー
スの出力が接続されていないと、ソース出力での電圧レベルは電源電圧の方に変
化する。したがってスイッチがオンになったときにスイッチの両端に大きな電圧
差を生じる。これはまた大きな電荷が移行することを意味し、グリッチの挙動と
同じである。図１７の実施の形態に対応する差動方式ももちろん可能である。
【００２９】
一般に、図１６−１８の実施の形態における電流ソースとスイッチは、当業者
によく知られた方法でＣＭＯＳトランジスタにより実現することができる。単位
重みの単一端および差動の実施の形態は、例えば文献［１］に述べられている。 当業者が理解するように、本発明は特許請求の範囲に規定されている範囲から
それることなく種々の修正または変更を行うことができる。 （参考文献） ［１］ D. A. Johns, K. Martin「統合アナログ回路設計(Integrated analog c
ircuit design)」, John Wiley & Sons, New York, 1997, pp. 469-484 ［２］ 米国特許番号第４，９１０，５１４号(Irmer他)
によく知られた方法でＣＭＯＳトランジスタにより実現することができる。単位
重みの単一端および差動の実施の形態は、例えば文献［１］に述べられている。 当業者が理解するように、本発明は特許請求の範囲に規定されている範囲から
それることなく種々の修正または変更を行うことができる。 （参考文献） ［１］ D. A. Johns, K. Martin「統合アナログ回路設計(Integrated analog c
ircuit design)」, John Wiley & Sons, New York, 1997, pp. 469-484 ［２］ 米国特許番号第４，９１０，５１４号(Irmer他)
本発明の目的と利点は、添付の図面と共にこの明細書の説明を参照すればよく
理解することができる。
理解することができる。
【図１】
従来の指数重み付きＤ／Ａ変換器を示すブロック図である。
【図２】
配列に基づく指数重み付きＤ／Ａ変換器の原理を示すブロック図である。
【図３】
指数重み付きＤ／Ａ変換器が持つ問題を示す図である。
【図４】
配列に基づく単項重み付きＤ／Ａ変換器の原理を示すブロック図である。
【図５−ａ】
図４の単項重み付きＤ／Ａ変換器内の主要コード移行を示す。
【図５−ｂ】
図４の単項重み付きＤ／Ａ変換器内の主要コード移行を示す。
【図６】
配列に基づくセグメント化Ｄ／Ａ変換器の原理を示すブロック図である。
【図７−ａ】
図６のセグメント化Ｄ／Ａ変換器内の主要コード移行を示す。
【図７−ｂ】
図６のセグメント化Ｄ／Ａ変換器内の主要コード移行を示す。
【図８】
配列に基づく別のセグメント化Ｄ／Ａ変換器の原理を示すブロック図である。
【図９−ａ】
図８のセグメント化Ｄ／Ａ変換器内の主要コード移行を示す。
【図９−ｂ】
図８のセグメント化Ｄ／Ａ変換器内の主要コード移行を示す。
【図１０】
本発明に係る、配列に基づく直線重み付きＤ／Ａ変換器の原理を示すブロック
図である。
図である。
【図１１−ａ】
図１０の直線重み付きＤ／Ａ変換器内の主要コード移行を示す。
【図１１−ｂ】
図１０の直線重み付きＤ／Ａ変換器内の主要コード移行を示す。
【図１２】
本発明に係るＤ／Ａ変換器内で直線重みを決定する例示のアルゴリズムを示す
流れ図である。
流れ図である。
【図１３−ａ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｂ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｃ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｄ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｅ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｆ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｇ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｈ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｉ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｊ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｋ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｌ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｍ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｎ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｏ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１３−ｐ】
本発明に係る４ビットの直線重み付きＤ／Ａ変換器の可能な単位重み配列構成
を示す。
を示す。
【図１４】
図１２のアルゴリズムを実現するのに適した復号器のブロック図である。
【図１５】
本発明に係る配列に基づく直線重み付きＤ／Ａ変換器の、冗長度を与える例示
の実施の形態を示す図である。
の実施の形態を示す図である。
【図１６】
本発明に係るＤ／Ａ変換器内の単位重み配列の例示の実施の形態を示すブロッ
ク図である。
ク図である。
【図１７】
本発明に係るＤ／Ａ変換器内の単位重み配列の、冗長度を与える例示の実施の
形態のブロック図である。
形態のブロック図である。
【図１８】
本発明に係るＤ／Ａ変換器内の単位重み配列の差動方式の例示の実施の形態の
ブロック図である。
ブロック図である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ
Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ
，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，
ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ
Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ
，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，
ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ
Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ
，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，
ＺＡ，ＺＷ
Claims (8)
- 【請求項１】 Ｄ／Ａ変換方法であって、 直角三角単位重み配列を形成するように単位重みを論理的に配置し、 ディジタル・サンプルを、直線重み付き２進表現を有する制御信号に変換し、 前記制御信号を用いて前記三角単位重み配列の全行（列）を活動化／非活動化
し、 前記単位重みをアナログ出力信号に結合する、 ことを特徴とするＤ／Ａ変換方法。 - 【請求項２】 全列だけを活動化／非活動化する列モードか、全行だけを活
動化／非活動化する行モードかに切り替えることにより、冗長度を与えることを
特徴とする、請求項１記載のＤ／Ａ変換方法。 - 【請求項３】 単位重みの全数は同じで構成が異なる全行（列）を活動化／
非活動化することにより冗長度を与えることを特徴とする、請求項１記載のＤ／
Ａ変換方法。 - 【請求項４】 Ｄ／Ａ変換器であって、 直角三角形を形成するように論理的に配列した単位重みを有する単位重み配列
（ＷＡ）と、 ディジタル・サンプルを、直線重み付き２進表現を有する制御信号に変換する
復号器（Ｄ）と、 前記制御信号を用いて前記単位重み配列の全行（列）を活動化／非活動化する
手段（ＳＷ）と、 前記単位重みアナログ出力信号に結合手段と、 を特徴とするＤ／Ａ変換器。 - 【請求項５】 全列だけを活動化／非活動化する列モードか、全行だけを活
動化／非活動化する行モードかに切り替えることにより、冗長度を与える手段（
Ｒ，ＳＷＡ）を特徴とする、請求項４記載のＤ／Ａ変換器。 - 【請求項６】 単位重みの全数は同じで構成が異なる全行（列）を活動化／
非活動化することにより冗長度を与える手段を特徴とする、請求項４記載のＤ／
Ａ変換器。 - 【請求項７】 単一端スイッチを用いて前記単位重みを実現することを特徴
とする、請求項４-６のいずれか記載のＤ／Ａ変換器。 - 【請求項８】 差動スイッチを用いて前記単位重みを実現することを特徴と
する、請求項４-６のいずれか記載のＤ／Ａ変換器。
Applications Claiming Priority (3)
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|---|---|---|---|
| SE9903500-8 | 1999-09-28 | ||
| SE9903500A SE519578C2 (sv) | 1999-09-28 | 1999-09-28 | D/A-omvandlingsförfarande och D/A-omvandlare |
| PCT/SE2000/001784 WO2001024377A1 (en) | 1999-09-28 | 2000-09-15 | D/a conversion method and d/a converter |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
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| EP (1) | EP1222741B1 (ja) |
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| AU (1) | AU7568100A (ja) |
| DE (1) | DE60022370T2 (ja) |
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| US20070028432A1 (en) * | 2005-08-03 | 2007-02-08 | Alcoa, Inc. | Apparatus and method for separating composite panels into metal skins and polymer cores |
| WO2010149182A1 (en) * | 2009-06-22 | 2010-12-29 | Verigy (Singapore) Pte. Ltd. | Apparatus and method for combining electrical or electronic components; apparatus and method for providing a combination information; apparatus and method for determining a sequence of combinations and computer program |
| US9136866B2 (en) * | 2013-10-09 | 2015-09-15 | Analog Devices Global | Digital-to-analog converter and a method of operating a digital-to-analog converter |
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| JPS56153832A (en) * | 1980-04-30 | 1981-11-28 | Nec Corp | Digital to analog converter |
| JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
| JPS6188619A (ja) | 1984-09-28 | 1986-05-06 | シーメンス、アクチエンゲゼルシヤフト | Ｄ‐ａ変換器 |
| US4904922B1 (en) * | 1985-03-21 | 1992-09-01 | Apparatus for converting between digital and analog values | |
| JPS61240716A (ja) * | 1985-04-17 | 1986-10-27 | Mitsubishi Electric Corp | ディジタルアナログコンバ−タ |
| GB8803431D0 (en) * | 1988-02-15 | 1988-03-16 | Gen Electric Co Plc | Digital to analogue convertors |
| US5079552A (en) * | 1990-01-11 | 1992-01-07 | U.S. Philips Corporation | Digital-to-analog converter |
| US5844515A (en) * | 1994-11-04 | 1998-12-01 | Lg Semicon Co., Ltd | Digital to analog converter and bias circuit therefor |
| JPH07212234A (ja) * | 1994-01-25 | 1995-08-11 | Hitachi Ltd | Ｄａ変換器およびそれを用いた周波数シンセサイザ |
| US5684483A (en) * | 1996-06-17 | 1997-11-04 | Tritech Microelectronics | Floating point digital to analog converter |
| KR100218329B1 (ko) * | 1996-11-08 | 1999-09-01 | 구본준 | 고속 저전력 디지탈 아날로그 컨버터 |
-
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