DE60022370T2

DE60022370T2 - D/a wandlungsmethode und d/a wandler

Info

Publication number: DE60022370T2
Application number: DE60022370T
Authority: DE
Inventors: Jacob Wikner; Mark Vesterbacka
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-09-28
Filing date: 2000-09-15
Publication date: 2006-05-18
Anticipated expiration: 2020-09-16
Also published as: SE519578C2; CN1391728A; SE9903500D0; HK1052590A1; JP2003510944A; CN1166067C; ATE303675T1; EP1222741B1; AU7568100A; DE60022370D1; EP1222741A2; WO2001024377A8; WO2001024377A1; SE9903500L; US6466148B1

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft ein Digital/Analog(D/A-)Wandlungsverfahren und einen D/A-Wandler.
STAND DER TECHNIK
Typische herkömmliche D/A-Wandler sind in [1] beschrieben. Bei einem gewöhnlichen Typ werden exponentielle Gewichte benutzt (typischerweise Strom, Spannung oder Ladungsquellen, die die Gewichte 2^k einer digitalen Zahl in herkömmlicher Binärdarstellung darstellen). Um die Anpassung der Gewichte zu verbessern, werden diese Gewichte oft als eine Gruppe von Einheitsgewichten implementiert. Wie in der Literaturstelle [1] besprochen besteht ein Nachteil exponentiell gewichteter D/A-Wandler in den Störimpulsen, die an sogenannten Haupt-Codeübergängen auftreten, wie beispielsweise zwischen 011 ... 1 und 100 ... 0. Aufgrund leichter Schaltverzögerungen kann das Ausgangssignal während einer kurzen Zeitdauer entweder den Wert 111 ... 1 (Höchstwert) oder 000 ... 0 (Mindestwert) entsprechen. Dieser Effekt wird als Störimpuls bezeichnet und wird bei Hochgeschwindigkeitsbetrieb des Wandlers besonders störend.
US 4,393,370 bezieht sich auf einen D/A-Wandler mit einer Mehrzahl von Stromquellen-Schalterzellen, Mitteln zum Empfangen von digital codierten Signalen, auf den Inhalt der digital codierten Signale reagierenden Mitteln zum Freigeben einer ausgewählten Anzahl von Zellen und Mitteln zum Summieren der Ausgangsströme. Die Zellen sind in einer Matrix angeordnet und sind durch Eingabe des Signals nach Reihen- und Spaltenkoordinate ausgewählt.
In der Literaturstelle [1] werden auch vorgeschlagene Lösungen zur Verringerung von Störimpulsrauschen besprochen. Eine solche Lösung beruht auf Thermometercode oder monadischen gewichtetem Code. Durch diese Lösung wird Störimpulsrauschen bedeutsam verringert, aber sie erfordert komplexe Decodierer und zusätzliche Logik bei den Einheitsgewichten.
In Literaturstelle [1] werden auch Hybride dieser Ansätze besprochen. Diese Hybride werden als segmentierte D/A-Wandler bezeichnet. Bei diesen Wandlern werden typischerweise monadische Gewichte für einige der höchstwertigen Bit (MSB – most significant bit) und exponentielle Gewichte für die übrigen geringstwertigen Bit (LSB – least significant bit) benutzt. Diese Lösung erfordert ebenfalls komplexe Decodierer und zusätzliche Logik bei den Einheitsgewichten.
In [2] ist eine Abwandlung der oben besprochenen hybriden Wandlung beschrieben. Bei dieser Implementierung wird monadische Gewichtung von sowohl den höchtwertigen als auch den geringstwertigen Bit benutzt, aber mit unterschiedlichen Gewichten. Diese Implementierung weist dieselben Nachteile wie die hybride Implementierung auf.
KURZE BESCHREIBUNG DER ERFINDUNG
Es ist eine Aufgabe der vorliegenden Erfindung, ein D/A-Wandlungsverfahren und einen D/A-Wandler bereitzustellen, durch die Störimpulsrauschen verringert wird, die jedoch nicht so komplex wie beim Stand der Technik sind.
Diese Aufgabe wird gemäß den beiliegenden Ansprüchen erfüllt.
Kurz gesagt beruht die vorliegende Erfindung auf linearer Gewichtung statt exponentieller oder monadischer Gewichtung. Bei hoher Bitauflösung liefert dies ausgezeichnete Störimpulsleistung mit geringer Komplexität. Weiterhin wird durch diesen Grundsatz auch leicht Redundanz bereitgestellt, wodurch systematische Fehler aufgrund von Einheitsgewichtfehlanpassung bedeutend verringert werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung läßt sich zusammen mit weiteren Aufgaben und Vorteilen derselben am besten durch Bezugnahme auf die nachfolgende Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen. In den Zeichnungen ist:
1 ein Blockschaltbild, das einen exponentiell gewichteten D/A-Wandler des Standes der Technik darstellt;
2 ein Blockschaltbild, das die Grundsätze eines auf Gruppenanordnung basierenden exponentiell gewichteten D/A-Wandlers darstellt;
3 ein Diagramm, das ein Problem bei exponentiell gewichteten D/A-Wandlern darstellt;
4 ein Blockschaltbild, das die Grundsätze eines auf Gruppenanordnung basierenden monadisch gewichteten D/A-Wandlers darstellt;
5-a–5-b die Darstellung eines Haupt-Codeübergangs bei dem monadisch gewichteten D/A-Wandler der 4;
6 ein Blockschaltbild der Grundsätze eines auf Gruppenanordnung basierenden D/A-Wandlers;
7-a–7-b die Darstellung eines Haupt-Codeübergangs in dem segmentierten D/A-Wandler der 6;
8 ein Blockschaltbild der Grundsätze eines weiteren auf Gruppenanordnung basierenden segmentierten D/A-Wandlers;
9-a–9-b die Darstellung eines Haupt-Codeübergangs im segmentierten D/A-Wandler der 8;
10 ein Blockschaltbild der Grundsätze eines auf Gruppenanordnung basierenden linear gewichteten D/A-Wandlers gemäß der vorliegenden Erfindung;
11-a–11-b die Darstellung eines Haupt-Codeübergangs bei dem linear gewichteten D/A-Wandler der 10;
12 ein Flußdiagramm eines beispielhaften Algorithmus zur Bestimmung von linearen Gewichten in einem D/A-Wandler gemäß der vorliegenden Erfindung;
13-a–13-p die Darstellung von möglichen Einheitsgewicht-Gruppenkonfigurationen für einen linear gewichteten 4-Bit-D/A-Wandler gemäß der vorliegenden Erfindung;
14 ein Blockschaltbild eines zur Implementierung des Algorithmus der 12 geeigneten Decodierers;
15 ein Diagramm einer beispielhaften Ausführungsform eines auf Gruppenanordnung basierenden linear gewichteten D/A-Wandlers gemäß der vorliegenden Erfindung, der Redundanz bereitstellt;
16 ein Blockschaltbild einer beispielhaften Ausführungsform einer Einheitsgewicht-Gruppenanordnung in einem D/A-Wandler gemäß der vorliegenden Erfindung;
17 ein Blockschaltbild einer Redundanz bereitstellenden beispielhaften Ausführungsform einer Einheitsgewicht-Gruppenanordnung in einem D/A-Wandler gemäß der vorliegenden Erfindung; und
18 ein Blockschaltbild einer beispielhaften Ausführungsform einer differentiellen Implementierung einer Einheitsgewicht-Gruppenanordnung in einem D/A-Wandler gemäß der vorliegenden Erfindung.
AUSFÜHRLICHE BESCHREIBUNG
In der nachfolgenden Beschreibung werden unterschiedliche Arten von D/A-Wandlern dargestellt. Um die Zeichnungen überschaubar zu halten, ist die Bitauflösung sehr niedrig gehalten worden, typischerweise nur 3–4 Bit. Bei tatsächlichen Implementierungen solcher D/A-Wandler ist die Auflösung, typischerweise 8–14 Bit oder mehr. Das bedeutet, daß gewisse Merkmale der unterschiedlichen Konstruktion nicht direkt aus den Zeichnungen allein beurteilt werden können. Statt dessen ist es wichtig, bei Vergleichen der unterschiedlichen D/A-Wandlertypen auf die Beschreibung Bezug zu nehmen.
Um weiterhin die Beschreibung zu vereinfachen, sind Elementen, die ähnliche oder entsprechende Funktionen ausüben, die gleichen Bezugsbezeichnungen in allen Zeichnungen zugewiesen worden. Man sollte jedoch beachten, daß diese Elemente im Kern sehr unterschiedlich implementiert sein können und unterschiedliche Komplexität aufweisen können.
1 ein Blockschaltbild eines exponentiell gewichteten D/A-Wandlers des Standes der Technik. Der dargestellte D/A-Wandler weist eine Auflösung von N = 4 Bit auf. Eine Menge von Quellen oder Gewichten W1–W4 sind durch eine entsprechende Menge von Schaltern SW1–SW4 angesteuert. Die Schalter werden durch die einzelnen Bit des Digitalsignals gesteuert. Das Analogsignal wird durch die Summe der Ausgangssignale von den Quellen oder Gewichten gebildet. Die Quellen oder Gewichte können beispielsweise auf Strom, Ladung oder Spannung (Widerstand) beruhen. In der nachfolgenden Beschreibung wird der Begriff Gewicht dazu benutzt, alle Möglichkeiten abzudecken. So kann das Analogsignal x wie folgt geschrieben werden:
wobei N die Bitauflösung bezeichnet und x[k] die einzelnen Bit des Binärsignals bezeichnet. Wie aus dieser Formel ersichtlich sind die einzelnen Bit des Digitalsignals exponentiell (durch die Faktoren 2^k) gewichtet.
Es ist eine gewöhnliche Praxis, die Gewichte als eine Einheitsgewichtgruppe zu implementieren, bei der Einheitsgewichte kombiniert werden, um die richtigen Gewichte zu erhalten. 2 ein Blockdiagramm, das die Grundsätze eines solchen auf Gruppenanordnung basierenden exponentiell gewichteten D/A-Wandlers darstellt. Die Figur zeigt, wie die Einheitsgewichte logisch kombiniert werden. Bei einer praktischen Implementierung ist die Gruppe rechteckig. Die Abtastwerte eines Digitalsignals werden zu einem Decodierer D weitergeleitet, der die Abtastwerte in parallele Binärsignale umformt, die zu einer Einheitsgewichtsgruppe WA weitergeleitet werden. Die Einheitsgewichte sind logisch in linearen Einheitsgewichtsblöcken angeordnet, die den gewünschten Gewichtsfaktoren 2^k entsprechen. Jedes einzelne Bit schaltet einen gesamten Einheitsgewichtsblock ein oder aus (in der Praxis werden die Bit aufgrund der Rechteckanordnung der Einheitsgewichte weiterhin in Steuersignale umgewandelt werden müssen).
3 ist ein Diagramm eines Problems bei exponentiell gewichteten D/A-Wandlern. Die Figur zeigt einen Übergang von 0111 = 7 zu 1000 = 8. Dies wird ein Haupt-Codeübergang genannt, da alle Bit umgekehrt werden. Da nicht alle Einheitsgewichte möglicherweise zu genau der gleichen Zeit schalten, besteht ein Risiko, daß alle Bit während einer kurzen Übergangszeit den Wert 1 aufweisen. Das bedeutet, daß während einer kurzen Zeitdauer das Ausgangssignal dem Höchstwert 1111 = 15 entspricht. Diese Erscheinung wird ein Störimpuls genannt. So wird das tatsächliche Ausgangssignal bei solchen Haupt-Codeübergängen Spannungsspitzen aufweisen (eine andere Möglichkeit besteht darin, daß das Ausgangssignal während des Übergangs zeitweilig dem Wert 0000 = 0 entspricht, was zum gleichen Problem führt). Das Problem wird mit steigender D/A-Wandlungsfrequenz immer störender (da die Zeitperioden, während denen das Ausgangssignal stabil ist, immer kürzer werden). So werden diese Störimpulse bei hohen Frequenzen zu einem Frequenz begrenzenden Faktor.
Für den allgemeinen Fall eines N-Bit-D/A-Wandlers beträgt die Höchstzahl von geschalteten Einheitsgewichten zwischen zwei aufeinanderfolgenden exponentiell gewichteten Binärcodes SE = 2N-1 + (2N-1 – 1) = 2N – 1
Im schlimmsten Fall werden daher alle Einheitsgewichte geschaltet. Bei einem 14-Bit-D/A-Wandler ergibt das ein Schalten von 2¹⁴ – 1 = 16383 Einheitsgewichten.
Es sind verschiedene Abänderungen des exponentiell gewichteten D/A-Wandlers vorgeschlagen worden, mit denen dieses Problem verringert werden soll. Einige Beispiele werden nunmehr unter Bezugnahme auf 4–9 beschrieben.
4 ist ein Blockschaltbild der Grundsätze eines auf Gruppenanordnung basierenden monadisch gewichteten D/A-Wandlers. Bei diesem Wandler sind die Einheitsgewichte logisch als unabhängig geschaltete Einheitsgewichte angeordnet. Mit dieser Ausführungsform wird, was als Temperaturgewichtung oder monadische Gewichtung bezeichnet wird, implementiert. Das analoge Ausgangssignal x kann geschrieben werden als
Der Vorteil eines monadisch gewichteten D/A-Wandlers besteht darin, daß eine Änderung von einem Binärwert einem Nachbarwert nur eine Änderung in einem Einheitsgewicht bedeutet. Dies ist in 5-a und 5-b dargestellt, wo derselbe Übergang von 0111 = 7 zu 1000 = 8 nur ein weiteren Einheitsgewicht einschaltet. Ein Hauptnachteil des monadisch gewichteten D/A-Wandlers besteht jedoch darin, daß er eine enorme Menge (2_N) von Steuerleitungen erfordert. Die Anzahl von Steuerleitungen kann reduziert werden, wenn die Einheitsgewichte in einer rechteckigen Gruppenanordnung angeordnet sind. Eine rechteckige Gewichtsanordnung erfordert jedoch einen komplizierteren Decodierer und auch Einheitsgewichte mit mindestens zwei Steuereingängen und entsprechender Steuerlogik.
Ein weiterer Ansatz, der vorgeschlagen worden ist, ist der segmentierte D/A-Wandler. 6 ist ein Blockschaltbild, das die Grundsätze eines auf einer Gruppenanordnung basierenden segmentierten D/A-Wandlers darstellt. Bei diesem Wandler werden die höchstwertigen Bit auf die gleiche Weise wie bei einem monadisch gewichteten Wandler behandelt, während die niedrigstwertigen Bit wie bei einem exponentiell gewichteten Wandler behandelt werden. In der 6 steuern die höchstwertigen Bit drei Gewichtsblöcke jeweils mit drei Einheitsgewichten auf die gleiche Weise wie bei 4, während die geringstwertigen Bit die übrigen drei Einheitsgewichte auf die gleiche Weise wie bei 2 steuern. Bei dieser Ausführungsform tritt wie in 7-a und 7-b dargestellt eine Haupt-Codeübergang zwischen 0011 = 3 und 0100 = 4 auf. Im allgemeinen tritt ein solcher Übergang an der Grenze zwischen den zwei Segmenten auf.
8 ist ein Blockschaltbild der Grundsätze eines weiteren auf Gruppenanordnung basierenden segmentierten D/A-Wandlers. Der Unterschied bezüglich der Ausführungsform der 6 liegt in der Art und Weise, auf die die geringstwertigen Bit behandelt werden. Diese Ausführungsform wird für diese Bit monadische Gewichtung statt exponentieller Gewichtung benutzt. Das Verhalten bei einem Haupt-Codeübergang ist das gleiche wie bei der Ausführungsform der 6, wie in 9-a und 9-b dargestellt.
Da die Segmentierung einen komplexen Decodierer erfordert, ist es wünschenswert, die Anzahl segmentierter Bit so gering wie möglich zu halten. Auch wird die Komplexität durch die notwendige rechteckige Anordnung der Einheitsgewichte erhöht, die mindestens zwei Eingänge und zusätzliche Steuerlogik in jedem Einheitsgewicht erfordert.
Für den allgemeinen Fall eines segmentierten N-Bit-D/A-Wandlers mit K segmentierten Bit wird die Hauptzahl von geschalteten Einheitsgewichten zwei aufeinanderfolgenden Codes (Haupt-Codeübergang) an der Grenze zwischen segmentierten und nichtsegmentierten Bit auf und läßt sich wie folgt ausdrücken. SS = 2N-K + (2N-K – 1) = 2N-K+1 – 1
Beispielsweise erhält man für einen segmentierten 14-Bit-D/A-Wandler mit Segmentierung der sechs höchstwertigen Bit Ss = 2^14-6+1 – 1 = 511 Einheitsgewichte.
Die vorliegende Erfindung beruht auf einer linear gewichteten Darstellung des digitalen Eingangssignals. So ist das analoge Ausgangssignal x ausgedrückt als
wobei n eine Ganzzahl ist, die gemäß dem unten beschriebenen Verfahren bestimmt wird. 10 ist ein Blockschaltbild der Grundsätze eines auf Gruppenanordnung basierenden linear gewichteten D/A-Wandlers gemäß der vorliegenden Erfindung. Wie bei dem exponentiell gewichteten D/A-Wandler schaltet jedes Steuersignal x[k] einen gesamten Block (eine gesamte Spalte im vorliegenden Fall) von Einheitsgewichten ein oder aus. Gemäß der vorliegenden Erfindung stellen jedoch die Blöcke statt der exponentiellen Gewichte 2^k die linearen Gewichte k dar. Wie unten beschrieben wird weist diese Anordnung mehrere Vorteile auf.
11-a–11-b zeigen einen Haupt-Codeübergang in dem linear gewichteten D/A-Wandler der 10. Dieser tritt an dem Übergang zwischen den zwei größten Blöcken von Einheitsgewichten auf.
Die Ganzzahl n, die die Größe der dreieckigen Gewichtsanordnung WA des D/A-Wandlers gemäß der vorliegenden Erfindung bestimmt, wird wie folgt berechnet. Die Anzahl von Einheitsgewichten in einer dreieckigen Gruppe WA beträgt
Implementierung eines N-Bit-D/A-Wandlers erfordert 2N – 1
Stufen oder Einheitsgewichte. Da dies gleich der Anzahl von Einheitsgewichten in der dreieckigen Gruppe sein sollte, erhält man
was wie folgt geschrieben werden kann n2 + n – 2·(2N – 1) = 0
Die (positive) Wurzel n dieser Gleichung beträgt
Da dieser Ausdruck eine Quadratwurzel enthält, ist der berechnete Wert n möglicherweise nicht eine Ganzzahl. In einem derartigen Fall wird die nächst höhere Ganzzahl benutzt, um sicherzustellen, daß alle Stufen des Digitalsignals realisiert werden können.
Für große N, beispielsweise N > 10–12 Bit kann der obige Ausdruck für n wie folgt angenähert werden
Für den allgemeinen Fall eines linear gewichteten N-Bit-D/A-Wandlers gemäß der vorliegenden Erfindung tritt die Höchstzahl von geschalteten Einheitsgewichten zwischen zwei aufeinanderfolgenden Codes (Haupt-Codeübergang) am Übergang zwischen den zwei größten Blöcken von Einheitsgewichten auf und läßt sich folgendermaßen ausdrücken
Bei einem 14-Bit-D/A-Wandler ergibt dies S_L = 362 Einheitsgewichte.
Ein Vergleich mit dem exponentiell gewichteten D/A-Wandler ergibt (für große N)
Dieser Ausdruck bedeutet, daß S_E > S_L, wenn N > 3. Da angenommen wurde, daß N groß ist, beispielsweise N > 10–12 Bit, ist diese Bedingung erfüllt. So weist der linear gewichtete D/A-Wandler gemäß der vorliegenden Erfindung für alle praktisch interessierenden Fälle eine bessere Störimpulsleistung als ein exponentiell gewichteter D/A-Wandler auf.
Ein Vergleich mit dem segmentierten D/A-Wandlerer gibt (für große N)
Dieser Ausdruck bedeutet, daß der linear gewichtete D/A-Wandler gemäß der vorliegenden Erfindung eine bessere Störimpulsleistung als ein segmentierter D/A-Wandler aufweist, solange wie
Als Beispiel würde ein segmentierter 14-Bit-D/A-Wandler immerhin K = 7 segmentierte Bit erfordern, um eine bessere Störimpulsleistung als der linear gewichtete D/A-Wandler gemäß der vorliegenden Erfindung aufzuweisen. Ein solcher Wandler wird jedoch sehr komplex sein.
12 ist ein Flußdiagramm eines beispielhaften Algorithmus zur Bestimmung von linearen Gewichten in einem D/A-Wandler gemäß der vorliegenden Erfindung. Der Algorithmus beginnt im Schritt S1. Im Schritt S2 wird eine Hilfsvariable r gleich dem Wert v eines ankommenden digitalen Abtastwerts gesetzt. Im Schritt S3 wird eine Schleifenvariable k gleich der Länge n des längsten Einheitsgewichtsblocks in der dreieckigen Einheitsgewichtsgruppe WA gesetzt. Im Schritt S4 wird geprüft, ob r > k. Wenn ja, dann wird das Steuersignal x[k] im Schritt S5 auf 0 gesetzt, was bedeutet, daß alle Einheitsgewichte in der Spalte k in der 10 ausgeschaltet werden. Ansonsten wird das Steuersignal x[k] Im Schritt S6 auf 1 gesetzt, was bedeutet, daß alle Einheitsgewichte in der Spalte k in der 10 eingeschaltet sind, und r wird im Schritt S7 um 1 erniedrigt wird. Im Schritt S8 wird die Schleifen variable k um 1 erniedrigt. Im Schritt S9 wird geprüft, ob k = 0. Wenn ja, dann endet der Algorithmus im Schritt s10. Andernfalls kehrt der Algorithmus durch die Schleife zum Schritt S4 zurück. In 13-a–13-p sind alle möglichen Einheitsgewichtsgruppenkonfigurationen dargestellt, die sich aus diesem Algorithmus für eine linear gewichteten 4-Bit-D/A-Wandler gemäß der vorliegenden Erfindung ergeben.
14 ist ein Blockschaltbild eines beispielhaften Decodierers, der zur Implementierung des Algorithmus der 12 geeignet ist. Der Decodierer D empfängt einen Abtastwert v des umzuwandelnden Digitalsignals auf einer Eingangsleitung. Der Decodierer umfaßt eine Anzahl von Decodiereinheiten D1, D2, ..., Dn. Jede Decodiereinheit umfaßt einen Vergleicher C, einen Multiplikator M und einen Addierer A. In der obersten Decodiereinheit Dn wird das Hilfssignal r (das im vorliegenden Fall gleich v ist) im Vergleicher C gegen den Wert n geprüft. Wenn r >= n, wird das Steuersignal x[n] 1 sein und wenn nicht, dann wird es 0 sein. Der Wert von x[n] wird im Multiplikator M mit n multipliziert und das Ergebnis wird im Addierer A von r abgezogen. Das Ausgangssignal vom Addierer A wird zur nächsten Decodiereinheit weitergeleitet, wo die gleichen Operationen an dem neuen r-Wert durchgeführt werden, aber dieses Mal wird der Wert –1 zum anderen Eingang des Vergleichers C weitergeleitet. Die gleichen Operationen werden bis zur Decodiereinheit D1 herab wiederholt. Das Ergebnis ist der Steuersignalvektor x[1], x[2], ..., x[n].
Bei der Ausführungsform von 10 werden gesamte Einheitsgewichtsspalten entweder ein- oder ausgeschaltet. Es versteht sich jedoch, daß eine gleichwertige Ausführungsform durch Ein- oder Ausschalten gesamter Einheitsgewichtreihen erhalten werden könnte. In der Tat könnte dieses Merkmal zu sehr geringen Zusatzkosten zur Implementierung einer Ausführungsform mit Redundanz benutzt werden. Redundanz bedeutet in diesem Zusammenhang, daß der gleiche Code unterschiedliche Einheitsgewichtskombinationen aktivieren könnte, um das gleiche Analogausgangssignal zu erhalten. Der Vorteil von Redundanz besteht darin, daß systematische Fälle aufgrund von geringfügigen Unterschieden zwischen den einzelnen Einheitsgewichten statistisch durch zufallsmäßige Auswahl von unterschiedlichen Einheitsgewichtskombinationen für den gleichen Digitalwert reduziert werden könnten.
15 ist ein Diagramm einer beispielhaften Ausführungsform eines auf Gruppenanordnung basierenden linear gewichteten D/A-Wandlers gemäß der vorliegenden Erfindung, die eine solche Redundanz bereitstellt. Mit einer Schaltergruppe SWA werden die Steuersignale x[k] zwischen spaltenweiser und reihenweiser Aktivierung der Einheitsgewichtsgruppe WA umgeschaltet. Die Umschaltung kann beispielsweise durch einen Zufallszahlengenerator R gesteuert werden. Der ein Schaltersteuerungssignal erzeugt, das zufallsmäßig zwischen zwei Werten schwankt. Eine weitere Alternative besteht darin, die Schaltergruppe SWA einfach zwischen den zwei möglichen Schalterkonfigurationen wechseln zu lassen (diese Ausführungsform beruht auf der Tatsache, daß das digitale Eingangssignal selbst gewöhnlich als Zufallssignal erachtet werden könnte). Es ist zu bemerken, daß beide Ausführungsformen immer noch in gleichen Decodierer wie bei der Ausführungsform in 10 ohne Redundanz benutzen können. Die Abänderungen bestehen nur in der Gewichtsanordnung, die nunmehr zwei Eingänge aufweist. Dies wird weiterhin unter Bezugnahme auf 17 beschrieben.
Eine weitere Art und Weise, Redundanz zu erhalten, besteht in der Aktivierung von entweder Reihen oder Spalten, aber Kombinierung der Reihen oder Spalten auf unterschiedliche Weisen. Beispielsweise kann die Digitalzahl 7 in der 4-Bit-Ausführungsform von 10 als 5 + 2 (13-h) realisiert sein, kann aber auch als 4 + 3 realisiert sein, was unterschiedliche Spalten (bzw. Reihen bei Verwendung einer reihenbasierenden Ausführungsform) aktiviert. Diese Ausführungsform wird einen komplizierteren Decodierer, erfordert jedoch keine Abänderungen an der Einheitsgewichtsanordnung.
Auch ist natürlich eine Kombination der Verfahren zum Erhalten von Redundanz möglich.
16 ist ein Blockschaltbild einer beispielhaften Ausführungsform einer Einheitsgewicht-Gruppenanordnung in einem D/A-Wandler gemäß der vorliegenden Erfindung. Diese Ausführungsform ist für einen Wandler gemäß der 10 geeignet und verwendet unsymmetrische Schalter. Die Einheitsgewichte der Gruppe WA sind durch gestrichelte Linien angedeutet. Bei dieser beispielhaften Ausführungsform umfaßt jedes Einheitsgewicht eine Stromquelle 1 und einen Schalter SW. Die Schalter werden durch Steuersignale x[1], ..., x[5] gesteuert. Jedes Steuersignal steuert gleichzeitig alle Schalter SW in einer Spalte. Die Ausgaben aus jedem Einheitsgewicht in einer Spalte werden addiert und abschließend werden die Ausgaben jeder Spalte addiert, um das Analogsignal zu bilden.
17 ist ein Blockschaltbild einer Redundanz bereitstellenden beispielhaften Ausführungsform einer Einheitsgewicht-Gruppe in einem D/A-Wandler gemäß der vorliegenden Erfindung. Diese Ausführungsform ist für einen Wandler gemäß der 15 geeignet. Bei dieser Ausführungsform ist die Bitauflösung auf 3 Bit reduziert worden, um Überhäufung der Figur zu verringern. Im Vergleich zur 16 besteht der Unterschied darin, daß jedes Einheitsgewicht nunmehr zwei parallele Schalter SW enthält, einen für Spaltenaktivierung (wie bei 16) und einen für Reihenaktivierung. Die gleiche Menge an Steuersignalen x[1], ... x[4] wird zu der Einheitsgewichtsgruppe WA für entweder Spalten- oder Reihenaktivierung weitergeleitet. Dies ist in der Figur dadurch angedeutet worden, daß um die Steuersignale zu den Reihenschaltern eine Klammer gesetzt worden ist.
18 ist ein Blockschaltbild einer beispielhaften Ausführungsform einer differentiellen Implementierung einer Einheitsgewicht-Gruppe in einem D/A-Wandler gemäß der vorliegenden Erfindung. Diese Ausführungsform ist für einen Wandler gemäß der 10 geeignet. Die differentielle Ausführungsform ist der Ausführungsform der 16 ähnlich. Der Unterschied besteht darin, daß zusätzlich zu jedem Steuersignal x[k], auch das umgekehrte Steuersignal benutzt wird. Das Steuersignal und sein Kehrwert steuern jeweils einen entsprechenden, mit der Stromquelle eines Einheitsgewichts verbundenen Schalter. Die Ausgänge von den durch die umgekehrten Steuersignale gesteuerten Schalten sind geerdet. Das Ergebnis ist, daß alle Einheitsgewichte jederzeit eingeschaltet sind, aber nicht alle von ihnen mit der Ausgangsleitung verbunden sind. Die Steuersignale x[1], ..., x[4] aktivieren einige Spalten, während die übrigen Spalten durch die umgekehrten Steuersignale geerdet sind. Der Vorteil dieser Ausführungsform besteht darin, daß dadurch der Fall einer nichtverbundenen Stromquellenausgabe vermieden wird. Wenn der Ausgang der Stromquelle wie im Fall der 16 nicht verbunden ist, wird der Spannungspegel am Quellenausgang zur Versorgungsspannung driften und daher wird bei Einschalten des Schalters eine große Spannungsdifferenz über dem Schalter bestehen. Dies würde auch eine große Ladungsübertragung bedeuten, was dem Verhalten eines Störimpulses gleicht. Natürlich ist auch eine differentielle Ausführungsform entsprechend der Ausführungsform der 17 möglich.
Typischerweise sind die Stromquellen und Schalter in den Ausführungsformen der 16–18 auf im Stand der Technik wohlbekannte Weise durch CMOS-Transistoren implementiert. Beispiele unsymmetrischer und differentieller Implementierungen von Einheitsgewichten sind beispielsweise in [1] beschrieben.
LITERATURSTELLEN

[1] D. A. Johns und K. Martin, „Integrated analog circuit design" (Auslegung integrierter Analogschaltungen), John Wiley & Sons, New York, 1997, Seiten 469–484.
[2] US-Patent-Nr. 4,910,514 (Irmer et al.)

Claims

D/A-Wandlungsverfahren mit folgendem Schritt: – Umformen von Digitalabtastwerten in Steuersignale mit einer linear gewichteten Binärdarstellung und gekennzeichnet durch folgende Schritte – Anordnen von Einheitsgewichten in einer rechtwinkligen dreieckigen Einheitsgewichtsgruppe, d.h. einer dreieckigen binären Matrix; – Verwendung dieser Steuersignale zur Aktivierung/Deaktivierung von gesamten Reihen oder Spalten der dreieckigen Einheitsgewichtsgruppe und – Kombinieren der Einheitsgewichte in ein analoges Ausgangssignal.
Verfahren nach Anspruch 1, gekennzeichnet durch Bereitstellung von Redundanz durch Umschalten zwischen einem Spaltenmodus, bei dem nur gesamte Spalten aktiviert/deaktiviert werden, und einem Reihenmodus, bei dem nur gesamte Reihen aktiviert/deaktiviert werden.
Verfahren nach Anspruch 1, gekennzeichnet durch Bereitstellung von Redundanz durch Aktivierung/Deaktivierung von gesamten Reihen oder Spalten in unterschiedlichen Konfigurationen mit dergleichen Gesamtzahl von Einheitsgewichten.
D/A-Wandler mit folgendem: – einem Decodierer (D) zum Umformen von digitalen Abtastwerten in Steuersignale mit einer linear gewichteten Binärdarstellung; gekennzeichnet durch – eine Einheitsgewichtsgruppe (WA) mit in einem rechtwinkligen Dreieck angeordneten Einheitsgewichten, d.h. einer dreieckigen binären Matrix; – Mittel (SW) zum Verwenden der Steuersignale zur Aktivierung/Deaktivierung von gesamten Reihen oder Spalten in der Einheitsgewichtsgruppe; und – Mittel zum Kombinieren der Einheitsgewichte in ein analoges Ausgangssignal.
D/A-Wandler nach Anspruch 4, gekennzeichnet durch Mittel (R, SWA) zur Bereitstellung von Redundanz durch Umschalten zwischen einem Spaltenmodus, bei dem nur gesamte Spalten aktiviert/deaktiviert werden, und einem Reihenmodus, bei dem nur gesamte Reihen aktiviert/deaktiviert werden.
D/A-Wandler nach Anspruch 4, gekennzeichnet durch Mittel zur Bereitstellung von Redundanz durch Aktivieren/Deaktivieren gesamter Reihen oder Spalten in unterschiedlichen Konfigurationen mit der gleichen Gesamtzahl von Einheitsgewichten.
D/A-Wandler nach einem beliebigen der Ansprüche 4–6, gekennzeichnet durch eine Implementierung der Einheitsgewichte, die unsymmetrische Schalter benutzt.
D/A-Wandler nach einem beliebigen der Ansprüche 4–6, gekennzeichnet durch eine Implementierung der Einheitsgewichte, die differentielle Schalter benutzt.