DE102016112516B3

DE102016112516B3 - Signalumsetzer

Info

Publication number: DE102016112516B3
Application number: DE102016112516.4A
Authority: DE
Inventors: Maurits Ortmanns; Jens Anders; Ahmad Al Marashli
Original assignee: Universitaet Ulm
Current assignee: Universitaet Ulm
Priority date: 2016-07-07
Filing date: 2016-07-07
Publication date: 2017-11-02
Anticipated expiration: 2036-07-08

Abstract

Die Erfindung betrifft einen Analog-Digital-Umsetzer (1) mit sukzessiver Approximation zur Umsetzung eines analogen Eingangssignals (VIN) in ein digitales Ausgangssignal (DOUT). Der Analog-Digital-Umsetzer umfasst eine Abtast-Halte-Schaltung (2) zur Erzeugung eines gehaltenen Eingangssignals, wenigstens einen Komparator (3, 9) zum Vergleich des gehaltenen Eingangssignals mit einem digitalen rückgekoppelten Referenzsignal (VREF), eine Steuereinheit (SA) zur Durchführung der sukzessiven Approximation und zur Erzeugung des digitalen Ausgangssignals (DOUT) sowie des Referenzsignals (VREF), wobei das Referenzsignal (VREF) auf einem Zustand der sukzessiven Approximation beruht, und einen rückgekoppelten Digital-Analog-Umsetzer zur Digital-Analog-Umsetzung des Referenzsignals (VREF). Der Digital-Analog-Umsetzer (5) ist als Hybridumsetzer ausgebildet und umfasst einen Parallelumsetzer (4) einerseits und einen Delta-Sigma-Umsetzer (∆Σ) andererseits, wobei der Parallelumsetzer (4) die höherwertigen Bits (bn-1 ... bm) des Referenzsignals (VREF) umsetzt und der Delta-Sigma-Umsetzer (∆Σ) die niederwertigen Bits (bm-1 ... b0) des Referenzsignals (VREF) umsetzt.

Description

Die Erfindung betrifft einen Analog-Digital-Umsetzer mit sukzessiver Approximation zur Umsetzung eines analogen Eingangssignals in ein digitales Ausgangssignal nach dem Oberbegriff von Anspruch 1.
Die Erfindung betrifft auch ein Verfahren zur Umsetzung eines analogen Eingangssignals in ein digitales Ausgangssignal mit einem Analog-Digital-Umsetzer nach dem Oberbegriff von Anspruch 15.
Ferner betrifft die Erfindung einen Hybridumsetzer zur Umsetzung eines digitalen Eingangssignals in ein analoges Ausgangssignal nach der in Anspruch 17 näher definierten Art.
Grundsätzlich ist die Erfindung für einen Analog-Digital-Umsetzer, auch Analog-Digital-Wandler ("Analog-to-Digital-Converter", ADC) genannt, mit sukzessiver Approximation und damit insbesondere für einen ADC mit sukzessiver Approximation nach dem Wägeverfahren, in dieser Ausgestaltung auch als "Successive Approximation Register" (SAR) ADC bezeichnet, geeignet.
Signalumsetzer sind elementare Bestandteile einer Vielzahl elektronischer Geräte. Aufgrund der fortschreitenden Miniaturisierung integrierter Schaltungen findet die heutige Signalverarbeitung im Wesentlichen digital statt. An der Schnittstelle zur analogen, physikalischen Welt sind somit effizient arbeitende ADCs zwingend erforderlich. Gleichwohl macht es eine auf eine digitale Signalverarbeitung folgende Interaktion mit der realen Welt notwendig, einen Digital-Analog-Umsetzer, auch Digital-Analog-Wandler ("Digital-to-Analog-Converter", DAC) genannt, vorzusehen. Zur Realisierung von Signalumsetzern, also ADCs und DACs, ist eine Reihe von Techniken bekannt.
Eine der heutzutage effizientesten ADC Architekturen ist der SAR ADC. Bei diesem Prinzip wird iterativ, üblicherweise beginnend mit dem höchstwertigen Bit ("Most Significant Bit", MSB) bis hin zu dem niederwertigsten Bit ("Least Significant Bit", LSB) ein digitales Ausgangssignal erzeugt, das dem gehaltenen analogen Eingangssignal ("Sample") möglichst gut angenähert ist. Die Auflösung wird im Verlauf des Verfahrens, also im Verlauf der Umsetzung des Samples, schrittweise gesteigert. Das Eingangssignal wird hierzu mittels Intervallschachtelung, meist gemäß einer binären Suche, immer weiter eingegrenzt, wobei das digitale Signal bitweise erzeugt wird. Nach jedem Schritt (= zusätzlichem Bit) wird ein gewichtetes Referenzsignal, quasi ein Abbild des aktuellen digitalen Ausgangssignals, mit dem gehaltenen Eingangssignal verglichen. Entsprechend dem Ergebnis des Vergleichs (größer/kleiner) wird das digitale Signal weiter bearbeitet. Ein SAR ADC arbeitet demnach in einer Regelschleife und benötigt einen rückgekoppelten Digital-Analog-Umsetzer für die Umsetzung des digitalen Referenzsignals in ein analoges Referenzsignal zur anschließenden Durchführung des Vergleichs mit dem analogen gehaltenen Eingangssignal.
Es ist bekannt, einen Parallelumsetzer, basierend auf geschalteten Kondensatoren ("Switched Capacitor"), als rückgekoppelten DAC innerhalb eines SAR ADCs einzusetzen.
Bei einem parallelen Umsetzverfahren wird das Ausgangssignal durch so viele elektrische Komponenten, beispielsweise Widerstände, Kapazitäten oder Stromquellen, erzeugt, wie es Binärstellen gibt. Jede Komponente ist dabei entsprechend der Wertigkeit der zugeordneten Binärstelle gewichtet. Die Verwendung der geschalteten Kondensatoren bietet den Vorteil, dass die Kondensatoren einerseits eine inhärente Abtast-Halte-Schaltung des SAR ADCs bilden und andererseits als Teil des rückgekoppelten DACs verwendet werden können. Diese Architektur ist auch als "Charge-Redistribution Switched Capacitor" DAC bekannt.
In der Praxis hat sich gezeigt, dass die Linearität eines SAR ADCs im Wesentlichen durch die Linearität des rückgekoppelten DACs begrenzt ist. Für eine hohe Auflösung des SAR ADCs und somit des rückgekoppelten DACs ist es erforderlich, dass die einzelnen geschalteten Stufen bzw. elektrischen Komponenten möglichst exakt quantifiziert sind. Aufgrund von Toleranzen in der Herstellung, insbesondere Chipherstellung, ist die Genauigkeit, mit der beispielsweise ein bestimmter Kapazitätswert realisiert werden kann, begrenzt. Durch diese Abweichungen ("Mismatch") der Bauteile untereinander ist die Gesamtauflösung heutiger SAR ADCs meist auf unter 12–14 Bit limitiert. Höhere Auflösungen und Linearitäten sind zwar erreichbar, erfordern aber hohen schaltungstechnischen oder produktionstechnischen Aufwand durch (automatische) Kalibrierungsmaßnahmen oder Test und Anpassung der Komponenten nach der Fertigung.
Als Hintergrund zum Stand der Technik wird auf das Werk "CMOS Circuit Design, Layout, and Simulation", Third Edition, WILEY-IEEE, 2010 von R. J. Baker verwiesen. Ein gattungsgemäßer SAR ADC kann dem Offenbarungsgehalt der US 2016/0134300 A1 entnommen werden.
Um die erreichbare Auflösung eines SAR ADCs zu erhöhen ist es bekannt, die Kapazitäten innerhalb des Parallelumsetzers insgesamt zu erhöhen. Einerseits kann hierdurch thermisches Rauschen (kT/C-Rauschen) der kapazitiven Abtastung und zum anderen das Problem des "Mismatch", zumindest bis zu einem gewissen Grad, reduziert werden. Durch diese Maßnahmen können mitunter Auflösungen von bis zu 14 Bit erreicht werden. Der wesentliche Nachteil dieses Vorgehens ist jedoch, dass die Größe der (integrierten) Schaltung mit der Erhöhung der Kapazitäten schnell ansteigt. Dies gilt insbesondere, da üblicherweise ein binär gewichtetes Feld aus Kondensatoren vorgesehen ist, wodurch zum Erreichen einer hohen Auflösung ohnehin schon eine große Kapazitätsfläche notwendig ist; beispielsweise wären für eine Auflösung von 14 Bit bereits mindestens 16 384 Einheitskapazitäten bzw. Basiskapazität erforderlich. Insbesondere aus wirtschaftlicher Sicht ist die Vergrößerung der Kapazitäten bzw. des Kapazitätsfeldes des rückgekoppelten DACs somit möglichst zu vermeiden und die Kapazitäten des Netzwerks bzw. Felds kleinstmöglich, d. h. nur begrenzt durch das Abtastrauschen (kT/C-Rauschen), auszulegen.
Um die Größe des Kapazitätsfelds zu verringern ist es bekannt, anstelle eines großen Kapazitätsfelds zwei oder mehr untereinander gewichtete Gruppen deutlich kleinerer Kapazitätsfelder vorzusehen ("Split DAC"). Dieses Prinzip wird beispielsweise in der Veröffentlichung "A 2.3 mW 10-bit 170 MS/s Two-Step Binary-Search Assisted Time-Interleaved SAR ADC" von Si-Seng Wong et al., veröffentlicht in IEEE Journal of Solid-State Circuits, Vol. 48, No. 8, August 2013, beschrieben. Obwohl hierdurch zwar die Größe des Kapazitätsfelds reduziert werden kann, wird das Problem des "Mismatch" nach wie vor nicht zufriedenstellend gelöst.
Um das "Missmacht", also die ungenügende Abstimmung ("Matching") der elektrischen Komponenten, und die hierdurch in das System eingebrachte Nichtlinearität zu reduzieren, sind Korrektur- bzw. Kalibrierungstechniken unumgänglich. Derartige Korrekturverfahren benötigen jedoch selbst einen nicht zu vernachlässigenden Bauraum, d. h. Chipfläche, sowie Kalibrierungszeit und zusätzliche elektrische Leistung.
Bezüglich des weiteren, allgemeinen Hintergrunds zu Digital-Analog-Umsetzern wird außerdem auf die US 2013/0201045 A1 verwiesen, die eine hybride Architektur für die Digital-Analog-Umsetzung betrifft. Ein ähnliches Konzept wird auch in der US 2010/0027711 A1 beschrieben.
In Anbetracht des bekannten Stands der Technik besteht die Aufgabe der vorliegenden Erfindung darin, eine neuartige Architektur für einen Signalumsetzer, insbesondere einen Analog-Digital-Umsetzer, bereitzustellen, der bei einem geringen Flächenbedarf und einer geringen elektrischen Leistungsaufnahme eine hohe Auflösung und Linearität erzielt.
Der vorliegenden Erfindung liegt auch die Aufgabe zugrunde ein Verfahren zur Umsetzung eines analogen Eingangssignals in ein digitales Ausgangssignal zu verbessern.
Diese Aufgabe wird für einen Analog-Digital-Umsetzer mit sukzessiver Approximation mit den in Anspruch 1 aufgeführten Merkmalen gelöst.
Die Aufgabe wird zudem für einen Hybridwandler durch die Merkmale des Anspruchs 17 gelöst.
Hinsichtlich eines vorteilhaften Verfahrens wird die Aufgabe durch die Merkmale des Anspruchs 15 gelöst.
Die abhängigen Ansprüche betreffen vorteilhafte Ausführungsformen und Varianten der Erfindung.
Der Analog-Digital-Umsetzer mit sukzessiver Approximation zur Umsetzung eines analogen Eingangssignals in ein digitales Ausgangssignal umfasst eine Abtast-Halte-Schaltung zur Erzeugung eines gehaltenen Eingangssignals, wenigstens einen Komparator zum Vergleich des gehaltenen Eingangssignals mit einem digitalen rückgekoppelten Referenzsignal, eine Steuereinheit zur Durchführung der sukzessiven Approximation und zur Erzeugung des digitalen Ausgangssignals sowie des Referenzsignals, wobei das Referenzsignal auf einem Zustand der sukzessiven Approximation beruht, sowie einen rückgekoppelten Digital-Analog-Umsetzer zur Digital-Analog-Umsetzung des Referenzsignals.
Erfindungsgemäß ist der Digital-Analog-Umsetzer als Hybridumsetzer ausgebildet und umfasst einen Parallelumsetzer einerseits und einen Delta-Sigma-Umsetzer andererseits, wobei der Parallelumsetzer die höherwertigen Bits des Referenzsignals umsetzt und der Delta-Sigma-Umsetzer die niederwertigen Bits des Referenzsignals umsetzt.
Mit den höherwertigen Bits sind vorliegend Bitpositionen innerhalb der Binärzahl gemeint, die im Vergleich mit den niederwertigen Bits einen höheren Stellenwert aufweisen. Die höherwertigen Bits repräsentieren somit nur den groben Wert der Binärzahl, beispielsweise einen Vorkommateil, während die niederwertigen Bits den feinen Wert der Binärzahl abbilden, beispielsweise einen Nachkommateil. Die höherwertigen Bits können z. B. Wertigkeiten 2^n-1 bis 2^m mit n – 1 > m, und die niederwertigen Bits Wertigkeiten 2^m-1 bis 2⁰ umfassen, wobei n die Auflösung des Analog-Digital-Umsetzers ist.
Anwendungsspezifisch kann der Fachmann eine sinnvolle Einteilung bzw. Verteilung der jeweiligen Wertigkeiten durch Wahl der Variablen n und m vornehmen. Wird die Variable m groß gewählt, ist im Parallelumsetzer lediglich eine geringe Auflösung erforderlich, wodurch der Aufwand deutlich reduziert wird. Gleichzeitig erhöht sich jedoch die Anzahl Bits, die durch den Delta-Sigma-Umsetzer umgesetzt werden muss, wodurch grundsätzlich mehr Umsetzdauer pro Bit benötigt wird. Wird die Variable m hingegen klein gewählt, sind die Anforderungen umgekehrt. Ein vorteilhafter Kompromiss kann somit zu vertretbarem Aufwand innerhalb des Parallelumsetzers und zu einer akzeptablen Umsetzdauer seitig des Delta-Sigma-Umsetzers führen.
Das Grundkonzept eines Delta-Sigma-Umsetzers, auch Delta-Sigma (∆Σ) Digital-Analog-Wandler (DAC) genannt, lässt sich vereinfacht dadurch beschreiben, dass ein hoch aufgelöstes digitales Eingangssignal in ein zunächst vergleichsweise ungenaues analoges Ausgangssignal überführt wird, wobei nur ein Bruchteil der Bitstellen bzw. Auflösung des digitalen Eingangssignals berücksichtigt wird – das Eingangssignal wird quantisiert. Durch eine Regelschleife wird der durch die Quantisierung im Ausgangssignal entstandene Fehler im nächsten Zyklus allerdings berücksichtigt, wodurch sich Fehler über die Zeit ausmitteln. Durch eine entsprechend hohe Abtastgeschwindigkeit ist es somit möglich, durch vergleichsweise geringen Schaltungsaufwand ein im Mittel hochgenaues analoges Ausgangssignal zu erzeugen. Hierzu besteht der ∆Σ DAC aus einem digitalen ∆Σ Modulator (digitales Schleifenfilter und Quantisierer) gefolgt von einer Schnittstelle zur Digital/Analog-Umsetzung und ein analoges Rekonstruktionsfilter zur Umwandlung des schnellen, jedoch ungenauen analogen Signals in ein langsameres, jedoch genaues analoges Signal.
Erfindungsgemäß ist der Delta-Sigma-Umsetzer außerdem als inkrementeller Delta-Sigma-Umsetzer ausgebildet.
Ein üblicher ∆Σ DAC arbeitet als überabgetasteter DAC und nach dem Regelprinzip der Quantisierungsrauschfilterung. Daraus resultiert ein "Gedächtnis" im System, so dass die Umsetzung neuer Eingangswerte auch von der Umsetzung der bisherigen Eingangswerte abhängt. Die Rückkopplung in einem SAR ADC benötigt jedoch im Idealfall die Digital/Analog-Umsetzung des jeweiligen Referenzsignals, d. h. eine echte Sample-zu-Sample-Umwandlung, in der das aktuelle analoge Referenzsignal möglichst nur von dem aktuellen digital eingestellten Referenzsignal abhängt. Deshalb kann es insbesondere von Vorteil sein, den ∆Σ DAC als inkrementellen, d. h. zurücksetzbaren ∆Σ DAC auszubilden. Dabei können alle internen Signale nach einer Umsetzung zurückgesetzt bzw. gelöscht werden, so dass das nächste Eingangssignal zu einem Ausgangssignal umgewandelt wird, ohne dass ein Einfluss der vorhergehenden Umwandlung zurückbleibt. Durch diese Maßnahme können Fehler von einer Umsetzung zur einer nachfolgenden Umsetzung, wie Nichtlinearität, Einschwingfehler, Symbolübersprechen bzw. Intersymbolinterferenz (ISI), etc. reduziert oder vermieden werden. Auch wenn die Verwendung eines inkrementellen ∆Σ DACs besonders zu bevorzugen ist, kann der Fachmann auch anderweitige Maßnahmen vorsehen, um eine möglichst reine Sample-zu-Sample-Umsetzung zu erreichen.
Dadurch, dass der Parallelumsetzer lediglich die höherwertigen Bits, ausgehend vom höchstwertigsten Bit (MSB), umsetzt, ist lediglich ein Parallelumsetzer für niedrige Auflösungen in der Schaltung notwendig. Dadurch, dass der ∆Σ DAC die niederwertigen Bits, ausgehend vom letzten Bit des Parallelumsetzers bis zum niederwertigsten Bit (LSB) umsetzt und hierdurch den Parallelwandler unterstützt, wird insgesamt eine hohe Auflösung des Hybridumsetzers erreicht.
Die Analog-Digital-Umsetzung kann im Wesentlichen durch einen Standardalgorithmus zur sukzessiven Approximation erreicht werden und ist damit kompatibel zu vielen erprobten Architekturen.
Erfindungsgemäß verarbeitet der niedrig auflösende Parallelumsetzer hierfür zunächst die höherwertigen Bits unter Verwendung von nur grob abgestimmten elektrischen Komponenten, wonach der ∆Σ DAC die verbleibenden niederwertigeren Bits bis hin zu dem niederwertigsten Bit umsetzt, um die volle Auflösung des Hybridumsetzers und somit die volle Auflösung des SAR ADCs zu erreichen.
Es ist ein Vorteil der Erfindung, dass die Anforderungen an den Parallelumsetzer äußerst gering sind, da die Feinabstimmung für die sukzessive Approximation allein durch den ∆Σ DAC erreicht wird. Somit sind die Anforderungen an eine ausreichend genaue Abstimmung der geschalteten elektrischen Komponenten des Parallelwandlers deutlich reduziert. Folglich ist zum Erreichen einer hohen Auflösung und hohen Linearität des SAR ADCs keine der sonst üblichen aufwändigen Kalibrierungstechniken zwingend erforderlich. Des Weiteren können Flächenverbrauch der Schaltung sowie Leistungsverbrauch der Schaltung deutlich reduziert ausfallen.
Dadurch, dass ein wesentlicher Teil des ∆Σ DACs, nämlich die Filterung und die Quantisierung digital stattfinden, sind die Linearitätsanforderungen an den ∆Σ DAC deutlich geringer als an den Parallelumsetzer, was sich auf die Linearität des gesamten SAR ADCs positiv auswirken kann. Dies gilt insbesondere im Falle einer inhärent linearen 1-Bit-Quantisierung innerhalb des ∆Σ Modulators. Die Linearitätsanforderungen an das gesamte System können somit mit wesentlich reduziertem Aufwand erreicht werden.
Durch die erfindungsgemäße Kombination eines Parallelwandlers mit einem ∆Σ DAC kann ein Großteil der Signalverarbeitung digital stattfinden, da die Anzahl der analogen Komponenten des Parallelwandlers stark reduziert sind und der wesentliche Teil des ∆Σ DACs digital abgebildet werden kann. Hierdurch kann die vorliegende Technik auch künftig von der Miniaturisierung und Weiterentwicklung der Digitaltechnik, insbesondere der CMOS-Technologie, direkt profitieren.
Mögliche Anwendungsgebiete des erfindungsgemäßen Signalumsetzers (SAR ADC und Hybridwandler) liegen im Bereich der Messtechnik und Sensorik, bildgebenden Verfahren, Biotechnologie und vielen weiteren Bereichen, in denen hohe Genauigkeit und/oder Auflösung, geringer Flächenbedarf und geringer Leistungsbedarf gefordert sind. Eine vorteilhafte Anwendung kann zum Beispiel eine Sensorfeld-Ausleseschaltung sein, bei der ein schneller und hoch auflösender ADC über ein Multiplexverfahren zwischen den einzelnen Kanälen durchgeschaltet wird.
Es kann vorgesehen sein, einen bereits hoch auflösenden Parallelumsetzer bzw. SAR ADC durch die erfindungsgemäße Kombination mit dem ∆Σ DAC noch zu verbessern. Dadurch ist es möglich, durch einen vergleichsweise geringen zusätzlichen Aufwand die Auflösung einer bestehenden SAR ADC-Architektur noch massiv zu erhöhen.
Alternativ kann auch vorgesehen sein, den Flächenbedarf und/oder Leistungsbedarf einer bestehenden SAR ADC-Architektur, unter Beibehaltung der Auflösung, durch die erfindungsgemäße Kombination mit dem ∆Σ DAC zu reduzieren.
Es kann vorgesehen sein, dass innerhalb des SAR ADCs der Vergleich des gehaltenen Eingangssignals mit dem Referenzsignal durch eine Subtraktion der Signale und einen Vorzeichenvergleich durch den Komparator vorgenommen wird, wodurch der Komparator ein Steuersignal zur Durchführung der sukzessiven Approximation erzeugt.
In einer Weiterbildung der Erfindung kann vorgesehen sein, dass der Parallelumsetzer ein binär gewichtetes Netzwerk aufweist.
Mit einem binär gewichteten Netzwerk ist ein Feld aus binär gewichteten elektrischen Komponenten, beispielsweise Widerständen und/oder Kapazitäten und/oder Stromquellen und/oder Spannungsquellen, gemeint.
Durch eine binäre Gewichtung kann innerhalb des Parallelumsetzers jeder geschalteten Stufe direkt ein zu wandelndes Bit zugewiesen werden.
Alternativ kann auch vorgesehen sein, dass anstelle einer Staffelung nach dem Dualsystem eine beliebig andere Staffelung bzw. Gewichtung der elektrischen Komponenten innerhalb des Netzwerks bzw. innerhalb des Felds zueinander vorgenommen ist. Insbesondere kann vorgesehen sein, dass die Staffelung der geschalteten Elemente zueinander weniger als den für die binäre Gewichtung verwendeten Faktor 2 beträgt.
Die elektrischen Komponenten können mit steuerbaren elektrischen Schaltern innerhalb des Netzwerks verschaltbar sein. Bei den steuerbaren Schaltern kann es sich um Halbleiterschaltungen bzw. Halbleiterbauelemente, beispielsweise Transistoren, insbesondere MOSFETs oder Bipolartransistoren, handeln.
In einer Weiterbildung der Erfindung kann vorgesehen sein, dass der Parallelumsetzer auf der geschalteten Kondensatortechnik basiert.
Es kann sich bei dem Parallelumsetzer um einen so genannten "Switched-Capacitor" DAC handeln. Bei der geschalteten Kondensatortechnik wird ein elektrischer Widerstand durch einen Kondensator bzw. eine Kapazität ersetzt, wobei der Kondensator durch einen oder mehrere Schalter innerhalb des Netzwerks derart zu- bzw. abgeschaltet wird, dass bei einer entsprechenden Schaltfrequenz ein äquivalenter Widerstand entsteht.
Es kann vorgesehen sein, dass die Subtraktion der Signale durch eine Ladungsumverteilung ("Charge Redistribution") realisiert ist.
Es kann somit vorgesehen sein, einen Parallelumsetzer zu realisieren, der durch eine Umverteilung von Ladung eine Subtraktion aus dem gehaltenen Eingangssignal und dem Referenzsignal erzeugt. Die Verwendung eines derartigen Parallelumsetzers kann insbesondere für einen Einsatz als rückgekoppelter DAC innerhalb eines SAR ADCs von Vorteil sein, da die Kapazitäten des Parallelwandlers gleichzeitig als Abtast-Halte-Schaltung zur Erzeugung des gehaltenen Eingangssignals verwendet werden können.
Selbstverständlich kann auch vorgesehen sein, dass der Parallelumsetzer auf einem Widerstandsnetzwerk, beispielsweise R-2R-Netzwerk oder auf geschalteten Stromquellen basiert.
In einer Weiterbildung der Erfindung kann vorgesehen sein, dass eine Abtastkapazität, insbesondere eine Abtastkapazität des Parallelumsetzers, dadurch bestimmt ist, dass ein aus der Abtastkapazität resultierender kT/C-Rauschanteil die Gesamtauflösung des Hybridwandlers nicht herabsetzt.
Beim kapazitiven Abtasten eines Eingangssignals wird Rauschen in das System eingeführt, wobei das eingeführte Rauschen von der Größe der verwendeten Abtastkapazität abhängt, wobei der eingebrachte Rauschterm mit steigender Kapazität sinkt. Obwohl die Auflösung des Parallelumsetzers für sich genommen erfindungsgemäß gering sein kann, bzw. geringer sein kann als die Auflösung des gesamten Hybridumsetzers, kann es beim Entwurf der Schaltung von Vorteil sein, die angestrebte Gesamtauflösung des Hybridumsetzers bei der Auslegung der Abtastkapazität zu berücksichtigen. Beispielsweise fungiert bei einem Parallelumsetzer, der auf der geschalteten Kondensatortechnik basiert, üblicher Weise die Gesamtkapazität des Netzwerks als Abtastkapazität.
Für eine effiziente Auslegung des Signalumsetzers, insbesondere für eine effiziente Verteilung der umzusetzenden Bits des Referenzsignals auf den Parallelumsetzer und den ∆Σ DAC kann es von Vorteil sein, zunächst eine Gesamtkapazität (C_ges) des Netzwerks des Parallelumsetzers zu wählen, die die Gesamtauflösung des Hybridumsetzers nicht herabsetzt, wonach in Abhängigkeit der zugrunde liegenden Fertigungstechnologie eine Minimalkapazität (C_min) bzw. Einheitskapazität bestimmt wird. Aus der Gesamtkapazität des Netzwerks und der Einheitskapazität kann nachfolgend eine vorteilhafte Auflösung (Anzahl umzusetzender Bits) des Parallelumsetzers, beispielsweise durch Abrunden des Terms log₂ (C_ges/C_min), bestimmt werden. Die verbleibenden Bits des Hybridumsetzers, die zum Erzielen der gewünschten Gesamtauflösung des Hybridumsetzers noch umgesetzt werden müssen, können anschließend auf den ∆Σ DAC verteilt werden.
Die Erfindung kann insbesondere zur Realisierung von SAR ADCs mit einer hohen Auflösung – beispielsweise mit einer Auflösung größer als zehn Bit – in vorteilhafter Weise eingesetzt werden.
In einer Weiterbildung der Erfindung kann vorgesehen sein, dass das Referenzsignal aus mehr als zehn Bit (Auflösung des SAR ADC n > 10), vorzugsweise aus mehr als zwölf Bit (Auflösung des SAR ADC n > 12), ganz besonders bevorzugt aus mehr als vierzehn Bit (Auflösung des SAR ADC n > 14), aufgebaut ist, wobei die höherwertigen Bits (d. h. der höherwertige Anteil b_n-1 ... b_m) zur Umsetzung in dem Parallelwandler aus sechs Bit bis zehn Bit bestehen.
Es kann auch vorgesehen sein, in dem Parallelumsetzer nur das höchstwertige Bit umzusetzen und alle verbleibenden Bits auf den ∆Σ DAC zu verteilen.
In einer Weiterbildung der Erfindung kann auch vorgesehen sein, dass der Parallelumsetzer segmentiert bzw. kaskadiert aufgebaut ist.
Es kann somit beispielsweise die "Split DAC"-Technik mit dem erfindungsgemäßen Hybridumsetzer kombiniert werden. Hierdurch können sehr hohe Auflösungen unter Beibehaltung eines geringen Flächenbedarfs erreicht werden. Dadurch, dass der ∆Σ DAC den bzw. die segmentierten Parallelumsetzer unterstützt, können Auflösungen erreicht werden, die mit dem Stand der Technik unter Beibehaltung einer vertretbaren bzw. realistischen Leistungs- und Flächenbegrenzung nicht realisierbar sind.
In einer Weiterbildung der Erfindung kann vorgesehen sein, dass der ∆Σ DAC ausgangsseitig parallel zu dem Parallelumsetzer angeordnet ist.
Der ∆Σ DAC kann sein Ausgangssignal insbesondere über eine Schaltungskomponente, die der geschalteten Schaltungskomponente des Parallelumsetzers mit kleinster Gewichtung entspricht, in das Netzwerk einbringen. Beispielsweise kann hierfür ein Kondensator vorgesehen sein, der dem Kondensator entspricht, der dem niederwertigsten Bit zugeordnet ist, das der Parallelumsetzer umsetzt. Der ∆Σ DAC kann seinen Anteil des Referenzsignals somit über eine Einheitskomponente, beispielsweise eine Einheitskapazität, umsetzen.
Es kann auch vorgesehen sein, dass der ∆Σ DAC ausgangsseitig unmittelbar mit wenigstens einem Komparator bzw. mit wenigstens einem Eingang einer Verstärkerschaltung verbunden ist, wodurch der ∆Σ DAC die Feinabstimmung der Digital-Analog-Umsetzung des Referenzsignals direkt am Komparatoreingang bzw. Verstärkereingang vornehmen kann.
In einer Weiterbildung der Erfindung kann vorgesehen sein, dass der ∆Σ DAC ausgangsseitig mit einem, mehreren oder allen geschalteten Bauelementen des Parallelumsetzers verbunden ist.
Anwendungsspezifisch kann es von Vorteil sein, wenn keine zusätzliche elektrische Komponente zum Einspeisen für den ∆Σ DAC vorgesehen ist. Es kann somit auch vorgesehen sein, dass der ∆Σ DAC das Signal zur Feinabstimmung in die geschalteten Komponenten des Netzwerks des Parallelumsetzers einspeist.
In einer Weiterbildung der Erfindung kann vorgesehen sein, dass die höherwertigen Bits des Referenzsignals, die von dem Parallelumsetzer umgesetzt werden, und die niederwertigen Bits des Referenzsignals, die von dem ∆Σ DAC umgesetzt werden, eine Redundanz bzw. eine Überlappung aufweisen.
Hierdurch können die Anforderungen an die Abstimmung der Schaltungskomponenten innerhalb des Parallelumsetzers ("Matching"-Anforderungen) weiter reduziert sein. Dadurch, dass sich die von dem Parallelumsetzer und dem ∆Σ DAC umgesetzten Signalanteile zum Teil überlappen, können fehlerhafte Entscheidungen des Parallelumsetzers im Verlauf der sukzessiven Approximation, also im Verlauf der Verarbeitung eines "Samples", wieder ausgeglichen bzw. korrigiert werden.
In einer Weiterbildung der Erfindung kann ferner vorgesehen sein, dass der ∆Σ DAC digital rekonfigurierbar ausgebildet ist bezüglich einer Filterordnung und/oder einer Filterkonfiguration und/oder einer Quantisierungsbitbreite und/oder Parametern eines analogen Rekonstruktionsfilters und/oder einer inkrementellen Betriebsweise.
Es kann von Vorteil sein, eine Filterordnung und/oder eine Filterkonfiguration und/oder eine Quantisierungsbitbreite als Kompromiss zwischen Komplexität des ∆Σ DACs und Geschwindigkeit des ∆Σ DACs zu wählen.
Es kann von Vorteil sein die Ordnung des analogen Rekonstruktionsfilters entsprechend der Konfiguration des ∆Σ Modulators zu wählen, um den Quantisierungsfehler am Ausgang des ∆Σ Modulators ausreichend zu unterdrücken.
Der ∆Σ Modulator kann im einfachsten Fall ein Filter erster Ordnung, bevorzugt ein Filter zweiter Ordnung, und ganz besonders bevorzugt ein Filter dritter Ordnung oder sogar höherer Ordnungen, umfassen.
Bei den Parametern zur Konfiguration des Rekonstruktionsfilters kann es sich beispielsweise um eine Filterordnung und/oder Eckfrequenz handeln.
Bei Verwendung eines inkrementellen ∆Σ DACs zur Vermeidung von Gedächtniseffekten kann es von Vorteil sein beispielsweise die Häufigkeit bzw. die Zeitpunkte und die Art bzw. die Vollständigkeit der Rücksetzung zu konfigurieren.
Dadurch, dass der ∆Σ DAC digital rekonfigurierbar ausgebildet ist, kann die Auflösung des Hybridumsetzers während des Betriebs angepasst werden. Ein hoch auflösender SAR ADC kann somit bedarfsgerecht jederzeit auch mit reduzierter Auflösung eingesetzt werden, wodurch beispielsweise der Leistungsbedarf je nach Anforderung festgelegt werden kann.
Es kann ein analoges oder gemischt analog/digitales ("semi-digital") Rekonstruktionsfilter vorgesehen sein. Das Rekonstruktionsfilter kann aus aktiven und/oder passiven Komponenten aufgebaut sein.
In einer Weiterbildung der Erfindung kann vorgesehen sein, dass der ∆Σ DAC eine Redundanz innerhalb seiner Entscheidungsstufen aufweist.
Eine Redundanz innerhalb der Entscheidungsstufen der sukzessiven Approximation kann von Vorteil sein, da der SAR ADC in diesem Fall deutlich schneller arbeiten und gleichzeitig sogar eine höhere Auflösung erzielen kann. Dadurch, dass der Komparator nicht vollständig eingeschwungen sein muss, kann die dem Komparator gegebene Entscheidungszeit reduziert werden. Hierdurch eventuell entstehende Entscheidungsfehler können durch die Redundanz schließlich wieder abgefangen werden. Während ein redundanter Parallelumsetzer aufgrund des Aufbaus aus diskreten Bauteilen aufwändig zu realisieren ist, kann eine Redundanz innerhalb der Entscheidungsschwellen des ∆Σ DACs einfach erreicht werden.
Es kann vorgesehen sein, dass die Redundanz innerhalb der Stufen des ∆Σ DACs digital rekonfigurierbar ist. Die Redundanz und somit Geschwindigkeit und Leistungsbedarf des SAR ADCs kann dadurch flexibel, d. h. nach Bedarf, im Betrieb ausgewählt werden. Die Redundanz kann auch dann erhöht werden, wenn ungünstige Betriebsbedingungen, beispielsweise durch Temperaturschwankungen und/oder Störquellen vorliegen, die die Signalverarbeitung in dem SAR ADC bzw. dem Hybridwandler negativ beeinflussen. Außerdem kann die Redundanz erhöht werden, um Alterungseffekten der Schaltung entgegen zu wirken.
Beispielsweise kann an Stelle eines binären Faktors (Faktor 2) ein Faktor 1,9 oder 1,8 oder 1,7 oder ein beliebig anderer Faktor zwischen den Stufen vorgesehen sein.
In einer Weiterbildung der Erfindung kann auch vorgesehen sein, dass wenigstens ein Komparator ausgebildet ist, seine Auflösung in Abhängigkeit seiner Eingangsspannung zu verändern.
Insbesondere kann vorgesehen sein, dass wenigstens ein Komparator ein eingangsbezogenes Rauschen basierend auf dem Level einer Eingangsspannung festlegt (so genanntes "eye-opening"-Konzept, vgl. z. B. die Veröffentlichung "A 13b SAR ADC with Eye-Opening VCO Based Comparator" von Kentaro Yoshioka et al., veröffentlicht auf der IEEE European Solid State Circuits Conference (ESSCIRC), 2014). In Simulationen bzw. Versuchen hat sich gezeigt, dass diese Technik in vorteilhafter Weise mit der vorliegenden Erfindung kombiniert werden kann.
Es kann somit vorgesehen sein, dass Leistungsbedarf und/oder Entscheidungszeit des Komparators flexibel und in Abhängigkeit aktueller Erfordernisse verändert werden.
Es kann vorgesehen sein, dass ein spannungsgesteuerter Oszillator ("Voltage-Controlled Oscillator", VCO) als Basis für den Komparator verwendet wird.
Es kann vorgesehen sein, dass der wenigstens eine Komparator seine Entscheidungszeit im Falle kritischer Entscheidungen verlängert, um ein entsprechendes Rauschen zu reduzieren.
In einer Weiterbildung der Erfindung kann vorgesehen sein, dass ein erster Komparator einer ersten Phase der sukzessiven Approximation zugeordnet ist und ein zweiter Komparator einer zweiten Phase der sukzessiven Approximation zugeordnet ist. In der ersten Phase ist es vorgesehen, dass die rückgekoppelte Digital-Analog-Umsetzung des Referenzsignals durch den Parallelumsetzer erzeugt wird, während es in der zweiten Phase vorgesehen ist, dass die rückgekoppelte Digital-Analog-Umsetzung des Referenzsignals durch den ∆Σ DAC erzeugt wird.
Selbstverständlich kann auch vorgesehen sein, dass ein erster Komparator einer ersten Phase zugeordnet ist, in der ein erster Parallelumsetzer für die Digital-Analog-Umsetzung sorgt, und ein zweiter Komparator einer zweiten Phase zugeordnet ist, in der ein zweiter Parallelumsetzer für die Digital-Analog-Umsetzung sorgt.
Die nachfolgend dargestellte Lösung stellt eine von der Lösung des Anspruchs 1 unabhängige Erfindung dar, die jedoch auch in Kombination mit Anspruch 1 umgesetzt werden kann.
Die eigenständige Erfindung betrifft einen Analog-Digital-Umsetzer mit sukzessiver Approximation zur Umsetzung eines analogen Eingangssignals in ein digitales Ausgangssignal umfassend:

– eine Abtast-Halte-Schaltung zur Erzeugung eines gehaltenen Eingangssignals,
– wenigstens einen Komparator zum Vergleich des gehaltenen Eingangssignals mit einem digitalen rückgekoppelten Referenzsignal,
– eine Steuereinheit zur Durchführung der sukzessiven Approximation und zur Erzeugung des digitalen Ausgangssignals sowie des Referenzsignals, wobei das Referenzsignal auf einem Zustand der sukzessiven Approximation beruht, und
– einen rückgekoppelten Digital-Analog-Umsetzer zur Digital-Analog-Umsetzung des Referenzsignals,

Mit einer Phase der sukzessiven Approximation ist der Zeitbereich gemeint, während dem der SAR ADC einen bestimmten Teil der Bits des Ausgangssignals bestimmt. Beispielsweise handelt es sich bei der Bestimmung der höherwertigen Bits b_n-1 bis b_m mit n – 1 > m des Ausgangssignals um eine erste Phase und bei der Bestimmung der niederwertigen Bits b_m-1 bis b₀ um eine zweite Phase der sukzessiven Approximation mit einer Gesamtauflösung von n Bit. Während den jeweiligen Phasen findet die Rückführung und Digital-Analog-Wandlung des Referenzsignals und der Vergleich mit dem gehaltenen Eingangssignal durch den entsprechenden Komparator statt.
Insbesondere kann bei der eigenständigen Erfindung vorgesehen sein, dass es sich bei den Einrichtungen zur Digital-Analog-Umsetzung um Parallelumsetzer und/oder ∆Σ DACs handelt.
Es kann bei der eigenständigen Erfindung vorgesehen sein, dass ein erster Komparator einer ersten Phase zugeordnet ist, in der ein erster Parallelumsetzer für die Digital-Analog-Umsetzung sorgt, und ein zweiter Komparator einer zweiten Phase zugeordnet ist, in der ein zweiter Parallelumsetzer für die Digital-Analog-Umsetzung sorgt.
Vorteilhafte Ausführungen und Weiterbildungen der eigenständigen Erfindung ergeben sich aus den Ausführungen, Weiterbildungen und den offenbarten einzelnen Merkmalen betreffend den Analog-Digital-Umsetzer mit sukzessiver Approximation, das Verfahren zur Umsetzung eines analogen Eingangssignals in ein digitales Ausgangssignal und den Hybridumsetzer.
Bei Verwendung einer "Split DAC"-Architektur kann vorgesehen sein, mehrere Komparatoren, beispielsweise zwei oder drei, innerhalb des SAR ADCs auf die verschiedenen DAC-Komponenten, also den oder die Parallelumsetzer und/oder den oder die ∆Σ DAC(s) zu verteilen.
Es kann von Vorteil sein, dass sich die Verteilung der umzusetzenden Bits zwischen den Phasen teilweise überlappt, d. h. eine Redundanz bei der Umsetzung des digitalen rückgekoppelten Referenzsignals bei der Verteilung auf ersten Parallelumsetzer und zweiten Parallelumsetzer bzw. ∆Σ DAC vorgesehen ist. Hierdurch kann unter anderem ein möglicher Versatz ("Offset") bei Verwendung mehrerer Komparatoren ausgeglichen werden.
Dadurch, dass jeweils ein Komparator einer Phase der sukzessiven Approximation zugeordnet ist und die Digital-Analog-Umsetzung in zwei oder mehr Phasen erfolgt, kann der jeweilige Komparator speziell für die entsprechend zugeordnete Phase ausgelegt sein.
Insbesondere kann ein Komparator der groben Umsetzung der höherwertigen Bits des Referenzsignals zugeordnet sein, wobei der Komparator ebenfalls nur für eine grobe Auflösung ausgelegt ist, d. h. viel eingangsbezogenes Rauschen aufweisen darf. Der zweite Komparator, der der Phase der sukzessiven Approximation zugeordnet ist, während der die niederwertigen Bits des Referenzsignals umgesetzt werden, kann entsprechend hoch auflösend ausgelegt sein. Diese Architektur kann von Vorteil sein, da im Verlauf der Umsetzung der höherwertigen Bits, also der groben Umsetzung, der Leistungsbedarf verhältnismäßig gering ist. Insbesondere in dieser Phase der Umsetzung kann somit Leistung eingespart werden.
Es ist nicht notwendig, dass der hochauflösende Komparator den vollen Eingangsbereich ("Swing") des Eingangssignals abdeckt. Der hochauflösende Komparator kann in effizienter Weise speziell auf den eingeschränkten Eingangsbereich der zweiten Phase abgestimmt und hierfür entworfen sein.
Es kann eine "single-ended" oder volldifferenzielle Implementierung des SAR ADC vorgesehen sein. Die Implementierung in einer volldifferenziellen Architektur kann von Vorteil sein, um Rauschen sowie weitere Signalstörungen innerhalb des Systems zu reduzieren, sowie den Dynamikbereich zu erhöhen.
In einer Weiterbildung der Erfindung, insbesondere auch der eigenständigen Erfindung, kann außerdem vorgesehen sein, dass ein Zusatzkomparator in Abhängigkeit von einer Entscheidungszeit des wenigstens einen Komparators zuschaltbar ist.
Insbesondere kann ein erster Komparator abhängig von seiner Entscheidungszeit und der damit benötigten Genauigkeit der Entscheidung den Einsatz eines zweiten Komparators aktivieren. Die Entscheidungszeit eines grob auflösenden Komparators kann somit über den Einsatz eines fein auflösenden Komparators entscheiden. Dadurch kann die Auflösung bedarfsgerecht erhöht werden.
Die Erfindung betrifft auch ein Verfahren zur Umsetzung eines analogen Eingangssignals in ein digitales Ausgangssignal mit einem Analog-Digital-Umsetzer, wonach eine Abtast-Halte-Schaltung ein gehaltenes Eingangssignal erzeugt, wenigstens ein Komparator das gehaltene Eingangssignal mit einem digitalen rückgekoppelten Referenzsignal vergleicht, eine Steuereinheit zur Durchführung der sukzessiven Approximation verwendet wird, die das digitale Ausgangssignal und das Referenzsignal erzeugt, wobei das Referenzsignal von einem Zustand der sukzessiven Approximation abhängt, und ein rückgekoppelter Digital-Analog-Umsetzer zur Digital-Analog-Umsetzung des Referenzsignals verwendet wird.
Der Digital-Analog-Umsetzer kann als Hybridumsetzer ausgebildet sein und umfasst einen Parallelumsetzer einerseits und einen ∆Σ DAC andererseits, wobei der Parallelumsetzer die höherwertigen Bits des Referenzsignals umsetzt, und der ∆Σ DAC die niederwertigen Bits des Referenzsignals umsetzt. Dabei ist der Delta-Sigma-Umsetzer als inkrementeller Delta-Sigma-Umsetzer ausgebildet.
Merkmale, die bereits für den Analog-Digital-Umsetzer beschrieben sind, können ebenfalls für das Verfahren vorteilhaft sein.
In einer Weiterbildung kann vorgesehen sein, dass eine Umsetzungsdauer in Abhängigkeit von einer Komparatorentscheidungsgeschwindigkeit dynamisch eingestellt wird.
Es kann vorgesehen sein, insbesondere bei Verwendung des "eye-opening"-Konzepts die Zeit zu überwachen, die ein Komparator benötigt um eine Entscheidung zu treffen, um diese Zeit dafür zu verwenden, mehr als eine 1-Bit Information zu erhalten. Hierdurch können einzelne SAR Schritte übersprungen werden.
Es kann also eine asynchrone Umsetzung, d. h. variable Dauer der Umsetzung des Eingangssignals in das Ausgangssignal vorgesehen sein. Es kann auch vorgesehen sein, dass die einzelnen Schritte der sukzessiven Approximation asynchron ablaufen.
Die Erfindung betrifft ferner einen Hybridumsetzer zur Umsetzung eines digitalen Eingangssignals in ein analoges Ausgangssignal mit einem binär gewichteten Parallelumsetzer, basierend auf der geschalteten Kondensatortechnik, wobei der Hybridumsetzer einen ∆Σ DAC umfasst. Das Ausgangssignal wird dadurch erzeugt, dass der Parallelumsetzer die höherwertigen Bits des Eingangssignals umsetzt und der ∆Σ DAC die niederwertigen Bits des Eingangssignals umsetzt, wobei der ∆Σ DAC rekonfigurierbar ausgebildet ist bezüglich einer Filterordnung und/oder einer Filterkonfiguration und/oder einer Quantisierungsbitbreite und/oder Parametern eines analogen Rekonstruktionsfilters, und wobei der Delta-Sigma-Umsetzer als inkrementeller Delta-Sigma-Umsetzer ausgebildet ist.
Die in Verbindung mit dem Hybridwandler des SAR ADCs beschriebenen Vorteile gelten entsprechend. Der Hybridwandler kann in vorteilhafter Weise als rückgekoppelter Digital-Analog-Umsetzer innerhalb eines SAR ADCs eingesetzt werden.
Dadurch, dass der ∆Σ DAC innerhalb des Hybridumsetzers rekonfigurierbar ausgelegt ist, kann die Auflösung des Hybridwandlers durch Konfiguration des ∆Σ DACs skalierbar an aktuell vorliegende Erfordernisse angepasst werden.
Merkmale, die bereits für den Hybridwandler innerhalb des SAR ADCs sowie für das Verfahren beschrieben wurden, können ebenfalls für den Hybridwandler nach Anspruch 18 vorgesehen sein.
Es kann vorgesehen sein, die Verteilung der umzusetzenden Bits, die dem Parallelumsetzer zugeordnet sind, und der umzusetzenden Bits, die dem ∆Σ DAC zugeordnet sind, während des Betriebs zu konfigurieren.
Dadurch ist es unter anderem möglich, die Anzahl geschalteter Kapazitäten während des Betriebs zu variieren und die Gesamtauflösung des Hybridumsetzers flexibel einzustellen.
Vorzugsweise kann ein inkrementeller ∆Σ DAC eingesetzt werden. In diesem Fall kann es auch von Vorteil sein, wenn der ∆Σ DAC rekonfigurierbar ausgebildet ist bezüglich einer inkrementellen Betriebsweise.
Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher beschrieben. Die Figuren zeigen jeweils bevorzugte Ausführungsbeispiele, in denen einzelne Merkmale der vorliegenden Erfindung in Kombination miteinander dargestellt sind. Die Merkmale eines Ausführungsbeispiels sind auch losgelöst von den anderen Merkmalen des gleichen Ausführungsbeispiels umsetzbar und können dementsprechend von einem Fachmann zu weiteren sinnvollen Kombinationen mit Merkmalen anderer Ausführungsbeispiele verbunden werden.
In den Figuren sind funktionsgleiche Elemente mit denselben Bezugszeichen versehen.
Es zeigen schematisch:
1 einen Analog-Digital-Umsetzer mit sukzessiver Approximation mit n-Bit Auflösung und einem rückgekoppelten Parallelumsetzer, basierend auf der geschalteten Kondensatortechnik ("Charge Redistribution DAC"), gemäß dem Stand der Technik;
2 einen Analog-Digital-Umsetzer mit sukzessiver Approximation und einem rückgekoppelten Hybridumsetzer mit einem Parallelumsetzer einerseits und einem rücksetzbaren bzw. inkrementellen ∆Σ DAC andererseits in einer ersten Ausführung, in der das ∆Σ DAC Signal über einen zusätzlichen Kondensator eingespeist wird;
3 einen rücksetzbaren bzw. inkrementellen ∆Σ DAC zur Verwendung in dem Hybridumsetzer aus 2 mit einem zurücksetzbaren analogen Rekonstruktionsfilter;
4 einen Analog-Digital-Umsetzer mit sukzessiver Approximation und einem rückgekoppelten Hybridumsetzer mit einem Parallelumsetzer einerseits und einem rücksetzbaren bzw. inkrementellen ∆Σ DAC andererseits in einer zweiten Ausführung mit zwei Komparatoren; und
5 einen Hybridumsetzer umfassend einen Parallelumsetzer einerseits und einen rücksetzbaren bzw. inkrementellen ∆Σ DAC andererseits.
1 zeigt einen Analog-Digital-Umsetzer 1 mit sukzessiver Approximation in vereinfachter Darstellung, wie er im Stand der Technik häufig verwendet wird. Der SAR ADC 1 setzt dabei ein analoges Eingangssignal V_IN in ein digitales Ausgangssignal D_OUT um. Der dargestellte SAR ADC umfasst eine Abtast-Halte-Schaltung 2 zur Erzeugung eines gehaltenen Eingangssignals und einen Komparator 3 zum Vergleich des gehaltenen Eingangssignals mit einem Referenzsignal V_REF.
Der SAR ADC 1 weist einen rückgekoppelten Digital-Analog-Umsetzer auf, der als Parallelumsetzer 4 ausgebildet ist und auf der geschalteten Kondensatortechnik basiert. Es liegt ein binär gewichtetes Netzwerk bzw. Feld aus geschalteten Kondensatoren C mit den Gewichtungen 2^n-1C bis 2⁰C vor. Das Funktionsprinzip dieses SAR ADCs ist bekannt und wird daher nachfolgend nur kurz erläutert.
In einem ersten Schritt wird durch Verschalten der unteren Kondensatorplatten der Kondensatoren C mit Masse V_SS (oder einer anderen geeigneten konstanten Spannung) und Schließen des Schalters S1 bewirkt, dass die Eingangsspannung V_IN alle Kondensatoren C innerhalb des Netzwerks auflädt. Somit dienen alle Kondensatoren C des Felds zum Abtasten des Eingangssignals V_IN. Anschließend wird Schalter S1 wieder geöffnet, wodurch die Spannung durch die Kondensatoren C zunächst im Wesentlichen unverändert gehalten wird.
Nachfolgend setzt eine Steuereinheit SA zur Durchführung der sukzessiven Approximation das höherwertigste Bit b_n-1 des Ausgangssignals D_OUT probeweise auf '1'. Dieses Signal wird in den SAR ADC 1 als Referenzsignal V_REF zurückgeführt und mit dem gehaltenen Eingangssignal verglichen. Dieser Schritt findet durch eine Umverteilung der Ladungen auf den Kondensatoren C statt, wofür die Schalter innerhalb des Parallelumsetzers 4 entsprechend den Bits b_n-1 bis b₀ des digitalen rückgekoppelten Referenzsignals V_REF zwischen Masse V_SS und Versorgungsspannung V_DD (oder zwei anderen geeigneten konstanten Spannungen) in Abhängigkeit der Werte der Binärstellen b_n-1 bis b₀ des Referenzsignals V_REF umschalten. Dies bewirkt eine Digital-Analog-Umsetzung des Referenzsignals V_REF und gleichzeitig eine Subtraktion des Referenzsignals V_REF von dem gehaltenen Eingangssignal. Schließlich vergleicht der Komparator 3 das Ergebnis der Subtraktion V_CMP bzw. das Ergebnis der Ladungsumverteilung mit Masse V_SS (oder einer anderen geeigneten Spannung), führt also einen Vorzeichenvergleich durch und generiert dadurch ein Steuersignal für die Steuereinheit SA.
Ist das Referenzsignal V_REF mit dem probeweise gesetzten Bit b_n-1 bereits größer als das gehaltene Eingangssignal, setzt die Steuereinheit SA das Bit b_n-1 im so genannten sukzessiven Approximationsregister (SAR) nachfolgend auf '0', ansonsten verbleibt die Entscheidung '1'. Anschließend wird das nachfolgende Bit b_n-2 probeweise auf '1' gesetzt und die Prozedur wiederholt.
Auf diese Weise werden iterativ alle Bits b_n-1 bis b₀ des Referenzsignals V_REF bzw. des Ausgangssignals D_OUT gesetzt, wodurch die Auflösung der Umsetzung in jedem Schritt zunimmt.
Nachdem durch die Steuereinheit SA zur Durchführung der sukzessiven Approximation iterativ alle Bits b_n-1 bis b₀ des digitalen Ausgangssignals D_OUT abgearbeitet wurden, kann das n-Bit breite digitale Ausgangssignal D_OUT von einer nachfolgenden Einrichtung übernommen werden. Hierfür kann ein Bereitschaftssignal oder eine vordefinierte Taktung bzw. Zeitspanne dienen.
In 2 ist eine erste Ausführung der Erfindung dargestellt. Der rückgekoppelte Parallelumsetzer 4 der 1 wurde ersetzt und ist erfindungsgemäß als Hybridumsetzer 5 ausgebildet. Der Hybridumsetzer 5 umfasst einen Parallelumsetzer 4 einerseits und einen Delta-Sigma-Umsetzer ∆Σ andererseits. Zur Erzeugung des aus n Bits bestehenden Ausgangssignals D_OUT werden die höherwertigen Bits b_n-1 bis b_m des Referenzsignals V_REF von dem Parallelumsetzer 4 und die niederwertigen Bits b_m-1 bis b₀ des Referenzsignals V_REF von dem Delta-Sigma-Umsetzer ∆Σ umgesetzt. Alternativ zu den hier beschriebenen Ausführungsformen kann das Referenzsignal V_REF auch bereits innerhalb der Steuereinheit SA in zwei Teil-Referenzsignale aufgeteilt werden. Das erste Teil-Referenzsignal umfasst dabei den Anteil des Referenzsignals V_REF beinhaltend die höherwertigen Bits b_n-1 bis b_m und das zweite Teil-Referenzsignal den Anteil des Referenzsignals V_REF beinhaltend die niederwertigen Bits b_m-1 bis b₀.
Zur Vermeidung von Fehlern von einem Umsetzzyklus zu einem nachfolgenden Umsetzzyklus aufgrund von Gedächtniseffekten des Delta-Sigma-Umsetzers ∆Σ und einer daraus resultierenden Nichtlinearität oder Einschwingfehlern des DACs kann es von Vorteil sein, einen inkrementellen, d. h. zurücksetzbaren Delta-Sigma-Umsetzer ∆Σ zu verwenden. Mit einem Umsetzzyklus ist vorliegend eine vollständige Umsetzung eines Samples, d. h. eines gehaltenen Eingangssignals gemeint. Der Delta-Sigma-Umsetzer ∆Σ kann dann beispielsweise zwischen jedem Umsetzzyklus durch das Rücksetzsignal RST zurückgesetzt werden.
Ein Zurücksetzen innerhalb eines Umsetzzyklus ist hingegen nicht unbedingt erforderlich. Es kann sogar von Vorteil sein, den Delta-Sigma-Umsetzer ∆Σ innerhalb eines Umsetzzyklus nicht zurückzusetzen, da Signaländerungen dann innerhalb des SAR ADCs 1 glatter verlaufen, wodurch die Anforderungen an den oder die Komparatoren 3 reduziert sein können.
Es kann allerdings bezüglich der Umsetzgeschwindigkeit von Vorteil sein, innerhalb eines Umsetzzyklus den Delta-Sigma-Umsetzer ∆Σ zurückzusetzen, so dass auch hier keine Gedächtniseffekte zwischen einem vorhergehenden Referenzsignal V_REF und einem nachfolgenden Referenzsignal V_REF vorliegen.
In vorteilhafter Weise kann die Verteilung der umzusetzenden Bits b_n-1 bis b₀ des Referenzsignals V_REF flexibel sein. Insbesondere kann die Verteilung während des Betriebs des SAR ADCs 1 einstellbar sein.
Es kann vorgesehen sein, die Verteilung der höherwertigen Bits b_n-1 bis b_m, die von dem Parallelumsetzer 4 umgesetzt werden, auf Basis eines kT/C-Rauschanteils zu treffen und die verbleibenden Bits b_m-1 bis b₀ des Ausgangssignals D_OUT, die zum Erreichen der Gesamtauflösung des SAR ADCs 1 noch notwendig sind, auf den Delta-Sigma-Umsetzer ∆Σ zu verteilen.
Beispielsweise kann vorgesehen sein, dass das Referenzsignal V_REF und somit das digitale Ausgangssignal D_OUT aus n = zwölf Bit (b₁₁ bis b₀) zusammengesetzt ist. In diesem Fall kann vorgesehen sein, dass der Parallelwandler 4 die acht höherwertigen Bits b₁₁ bis b₄ und der Delta-Sigma-Umsetzer ∆Σ die vier niederwertigen Bits b₃ bis b₀ umsetzt.
In dem gezeigten Ausführungsbeispiel ist der Delta-Sigma-Umsetzer ∆Σ ausgangsseitig parallel zu dem Parallelumsetzer 4 angeordnet. Der Delta-Sigma-Umsetzer ∆Σ manipuliert dabei die Ladung der unteren Platte eines Kondensators C mit dem Gewicht 2^m, der dem kleinsten geschalteten Kondensator C mit demselben Gewicht 2^m des Parallelumsetzers 4 entspricht. Hierdurch kann eine Feinabstimmung der Digital-Analog-Umsetzung ermöglicht werden.
In 3 ist ein Ausführungsbeispiel für eine mögliche Implementierung des Delta-Sigma-Umsetzers ∆Σ, beispielsweise des Delta-Sigma-Umsetzers ∆Σ des Ausführungsbeispiels der 2, dargestellt. Der Delta-Sigma-Umsetzer ∆Σ umfasst ein Schleifenfilter 6 dritter Ordnung, wobei in jeder Stufe vorteilhaft gewählte Übertragungsfunktionen H₁(z), H₂(z), H₃(z) abgebildet sind. Es handelt sich um ein digitales Schleifenfilter 6 mit zurücksetzbaren internen Registern (Rücksetzsignal RST). Ausgangsseitig weist der Delta-Sigma-Modulator einen 1-Bit-Quantisierer 7 auf. Faktisch wird dabei das höchstwertige Bit (MSB) aus dem Datenstrom herausgeschnitten. Dadurch, dass das Ausgangssignal des Delta-Sigma-Modulators in das Schleifenfilter 6 zurückgeführt wird, wird der Fehler über die Zeit ausgemittelt.
Das digitale 1-Bit-Signal wird anschließend auf ein Digital/Analog-Interface 8 geführt und durch ein analoges Rekonstruktionsfilter AF, faktisch ein Tiefpassfilter, über die Zeit gemittelt und dadurch in seiner Auflösung erhöht.
In einer anderen Konfiguration kann der 1-Bit Quantisierer 7 durch einen Multibit (B-Bit) Quantisierer ersetzt werden, wobei B vorteilhafterweise kleiner gleich vier gewählt wird, um damit die benötigte Umsetzzeit des Delta-Sigma-Umsetzers ∆Σ in einem akzeptablen Rahmen zu halten.
Es kann vorgesehen sein, dass das Digital/Analog-Interface 8 als Stromquelle oder als Feld von Stromquellen ausgebildet ist.
Es kann vorgesehen sein, ein passives analoges Rekonstruktionsfilter AF einzusetzen. Es kann ebenfalls vorgesehen sein, ein aktives analoges Rekonstruktionsfilter AF zu verwenden.
In 4 ist eine zweite Ausführungsform der Erfindung dargestellt. In der gezeigten Ausführungsform sind zwei Komparatoren 3, 9 vorgesehen, wobei ein erster Komparator 3 einer ersten Phase der sukzessiven Approximation zugeordnet ist, in der die rückgekoppelte Digital-Analog-Umsetzung von dem Parallelumsetzer 4 durchgeführt wird, und ein zweiter Komparator 9 einer zweiten Phase der sukzessiven Approximation zugeordnet ist, in der die rückgekoppelte Digital-Analog-Umsetzung von dem Delta-Sigma-Umsetzer ∆Σ durchgeführt wird.
Über ein oder mehrere Steuersignale 10 kann die Steuereinheit SA zur Durchführung der sukzessiven Approximation, je nachdem in welcher Phase sich die sukzessive Approximation befindet, zwischen den Komparatoren 3, 9 umschalten bzw. den aktuell benötigten Komparator 3, 9 aktivieren. In vorteilhafter Weise handelt es sich bei dem Komparator 3, der dem Parallelwandler 4 zugeordnet ist, um einen simplen und leistungssparsamen, also niedrigauflösenden Komparator 3. Bei dem Komparator 9, der dem Delta-Sigma-Umsetzer ∆Σ zugeordnet ist, kann es sich hingegen um einen hoch auflösenden, vorzugsweise VCO-basierten Komparator 9 handeln.
Es kann vorgesehen sein, dass der VCO-basierte Komparator 9 seine Entscheidungszeit im Falle kritischer Entscheidungen automatisch verlängert.
In einer alternativen Ausgestaltung kann auch vorgesehen sein, dass ein hochauflösender Zusatzkomparator, beispielsweise der VCO-basierte Komparator 9, von der Steuereinheit SA aktiviert wird, wenn die Umsetzzeit eines niedrig auflösenden Komparators, beispielsweise des Komparators 3, besonders groß ist, verursacht durch eine kleine Entscheidungsschwelle des Komparator-Eingangssignals V_CMP, was auf die Notwendigkeit eines genauen Vergleichs schließen lässt.
In einer alternativen Ausgestaltung der Erfindung kann auch vorgesehen sein, dass der zweite Komparator 9 anstatt des Delta-Sigma-Umsetzers ∆Σ einem weiteren Parallelumsetzer 4 zugeordnet ist. Hierbei handelt es sich auch um die bereits genannte eigenständige Erfindung handeln.
Es können auch mehr als zwei Komparatoren 3, 9 vorgesehen sein, wenn sich die Digital-Analog-Umsetzung des Referenzsignal V_REF auf mehr als zwei Phasen bzw. auf mehr als zwei Digital-Analog-Umsetzer 4, ∆Σ bzw. Einrichtungen zur Digital-Analog-Umsetzung verteilt.
In 5 ist ein Hybridumsetzer 5 zur Umsetzung eines digitalen Eingangssignals D_IN in ein analoges Ausgangssignal V_OUT mit einem binär gewichteten Parallelumsetzer 4, basierend auf der geschalteten Kondensatortechnik, dargestellt.
Der Hybridumsetzer 5 umfasst einen zurücksetzbaren Delta-Sigma-Umsetzer ∆Σ, wobei das Ausgangssignal V_OUT dadurch erzeugt wird, dass der Parallelumsetzer 4 die höherwertigen Bits b_n-1 bis b_m des Eingangssignals D_IN umsetzt und der Delta-Sigma-Umsetzer ∆Σ die niederwertigen Bits b_m-1 bis b₀ des Eingangssignals D_IN umsetzt. Der Delta-Sigma-Umsetzer ∆Σ ist rekonfigurierbar ausgebildet bezüglich einer Filterordnung und/oder einer Filterkonfiguration und/oder eine Quantisierungsbitbreite und/oder Parametern eines analogen Rekonstruktionsfilters AF und/oder einer inkrementellen Betriebsweise.
Es kann somit vorgesehen sein, ein digitales Eingangssignal D_IN flexibel innerhalb des Hybridumsetzers 5 aufzuteilen, wobei ein grober Signalanteil dem Parallelumsetzer 4 und ein Signalanteil zur Feinabstimmung dem Delta-Sigma-Umsetzer ∆Σ zugeordnet sein kann.
Selbstverständlich können Merkmale, die für den Hybridumsetzer 5 innerhalb des SAR ADCs 1 beschrieben wurden, ebenfalls für den hier beschriebenen Hybridumsetzer 5 verwendet werden, sofern dem Fachmann dies sinnvoll erscheint.

Claims

Analog-Digital-Umsetzer (1) mit sukzessiver Approximation zur Umsetzung eines analogen Eingangssignals (V_IN) in ein digitales Ausgangssignal (D_OUT), umfassend: – eine Abtast-Halte-Schaltung (2) zur Erzeugung eines gehaltenen Eingangssignals, – wenigstens einen Komparator (3, 9) zum Vergleich des gehaltenen Eingangssignals mit einem digitalen rückgekoppelten Referenzsignal (V_REF), – eine Steuereinheit (SA) zur Durchführung der sukzessiven Approximation und zur Erzeugung des digitalen Ausgangssignals (D_OUT) sowie des Referenzsignals (V_REF), wobei das Referenzsignal (V_REF) auf einem Zustand der sukzessiven Approximation beruht, und – einen rückgekoppelten Digital-Analog-Umsetzer zur Digital-Analog-Umsetzung des Referenzsignals (V_REF), dadurch gekennzeichnet, dass der Digital-Analog-Umsetzer als Hybridumsetzer (5) ausgebildet ist und einen Parallelumsetzer (4) einerseits und einen Delta-Sigma-Umsetzer (∆Σ) andererseits umfasst, wobei der Parallelumsetzer (4) die höherwertigen Bits (b_n-1 ... b_m) des Referenzsignals (V_REF) umsetzt und der Delta-Sigma-Umsetzer (∆Σ) die niederwertigen Bits (b_m-1 ... b₀) des Referenzsignals (V_REF) umsetzt, und wobei der Delta-Sigma-Umsetzer (∆Σ) als inkrementeller Delta-Sigma-Umsetzer (∆Σ) ausgebildet ist.
Analog-Digital-Umsetzer (1) nach Anspruch 1, dadurch gekennzeichnet, dass der Parallelumsetzer (4) ein binär gewichtetes Netzwerk aufweist.
Analog-Digital-Umsetzer (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Parallelumsetzer (4) auf der geschalteten Kondensatortechnik basiert.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass eine Abtastkapazität (C) des Parallelumsetzers (4) dadurch bestimmt ist, dass ein aus der Abtastkapazität (C) resultierender kT/C-Rauschanteil die Gesamtauflösung des Hybridwandlers (5) nicht herabsetzt.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Referenzsignal (V_REF) aus mehr als 10 Bit aufgebaut ist, wobei die höherwertigen Bits (b_n-1 ... b_m) zur Umsetzung in dem Parallelwandler (4) aus 6 Bit bis 10 Bit bestehen.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Parallelumsetzer (4) segmentiert aufgebaut ist.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Delta-Sigma-Umsetzer (∆Σ) ausgangsseitig parallel zu dem Parallelumsetzer (4) angeordnet ist.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Delta-Sigma-Umsetzer (∆Σ) ausgangsseitig mit einem, mehreren oder allen geschalteten Bauelementen des Parallelumsetzers (4) verbunden ist.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die höherwertigen Bits (b_n-1 ... b_m) des Referenzsignals (V_REF), die von dem Parallelumsetzer (4) umgesetzt werden, und die niederwertigen Bits (b_m-1 ... b₀) des Referenzsignals (V_REF), die von dem Delta-Sigma-Umsetzer (∆Σ) umgesetzt werden, eine Überlappung aufweisen.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Delta-Sigma-Umsetzer (∆Σ) digital rekonfigurierbar ausgebildet ist bezüglich einer Filterordnung und/oder einer Filterkonfiguration und/oder einer Quantisierungsbitbreite und/oder Parametern eines analogen Rekonstruktionsfilters (AF) und/oder einer inkrementellen Betriebsweise.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der Delta-Sigma-Umsetzer (∆Σ) eine Redundanz innerhalb seiner Entscheidungsstufen aufweist.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass wenigstens ein Komparator (3, 9) ausgebildet ist, seine Auflösung in Abhängigkeit seiner Eingangsspannung (V_CMP) zu verändern.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass ein erster Komparator (3) einer ersten Phase der sukzessiven Approximation zugeordnet ist, in der die Digital-Analog-Umsetzung von dem Parallelumsetzer (4) durchgeführt wird, und ein zweiter Komparator (9) einer zweiten Phase der sukzessiven Approximation zugeordnet ist, in der die Digital-Analog-Umsetzung von dem Delta-Sigma-Umsetzer (∆Σ) durchgeführt wird.
Analog-Digital-Umsetzer (1) nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass ein Zusatzkomparator in Abhängigkeit von einer Entscheidungszeit des wenigstens einen Komparators (3, 9) zuschaltbar ist.
Verfahren zur Umsetzung eines analogen Eingangssignals (V_IN) in ein digitales Ausgangssignal (D_OUT) mit einem Analog-Digital-Umsetzer (1) gemäß einem der Ansprüche 1 bis 14, wonach – eine Abtast-Halte-Schaltung (2) ein gehaltenes Eingangssignal erzeugt, – wenigstens ein Komparator (3, 9) das gehaltene Eingangssignal mit einem digitalen rückgekoppelten Referenzsignal (V_REF) vergleicht, – eine Steuereinheit (SA) zur Durchführung der sukzessiven Approximation verwendet wird die das digitale Ausgangssignal (D_OUT) und das Referenzsignal (V_REF) erzeugt, wobei das Referenzsignal (V_REF) von einem Zustand der sukzessiven Approximation abhängt, und – ein rückgekoppelter Digital-Analog-Umsetzer das Referenzsignal (V_REF) umsetzt, dadurch gekennzeichnet, dass der Digital-Analog-Umsetzer als Hybridumsetzer (5) ausgebildet ist und einen Parallelumsetzer (4) einerseits und einen Delta-Sigma-Umsetzer (∆Σ) andererseits umfasst, wobei der Parallelumsetzer (4) die höherwertigen Bits (b_n-1 ... b_m) des Referenzsignals (V_REF) umsetzt, und wobei der Delta-Sigma-Umsetzer (∆Σ) die niederwertigen Bits (b_m-1 ... b₀) des Referenzsignals (V_REF) umsetzt, und wobei der Delta-Sigma-Umsetzer (∆Σ) als inkrementeller Delta-Sigma-Umsetzer (∆Σ) ausgebildet ist.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass eine Umsetzungsdauer in Abhängigkeit von einer Komparator-Entscheidungsgeschwindigkeit dynamisch eingestellt wird.
Hybridumsetzer (5) zur Umsetzung eines digitalen Eingangssignals (D_IN) in ein analoges Ausgangssignal (V_OUT) mit einem binär gewichteten Parallelumsetzer (4), basierend auf der geschalteten Kondensatortechnik, wobei der Hybridumsetzer (5) einen Delta-Sigma-Umsetzer (∆Σ) umfasst und das Ausgangssignal (V_OUT) dadurch erzeugt wird, dass der Parallelumsetzer (4) die höherwertigen Bits (b_n-1 ... b_m) des Eingangssignals (D_IN) umsetzt und der Delta-Sigma-Umsetzer (∆Σ) die niederwertigen Bits (b_m-1 ... b₀) des Eingangssignals (D_IN) umsetzt, wobei der Delta-Sigma-Umsetzer (∆Σ) rekonfigurierbar ausgebildet ist bezüglich einer Filterordnung und/oder einer Filterkonfiguration und/oder einer Quantisierungsbitbreite und/oder Parametern eines analogen Rekonstruktionsfilters (AF), und wobei der Delta-Sigma-Umsetzer (∆Σ) als inkrementeller Delta-Sigma-Umsetzer (∆Σ) ausgebildet ist.