KR100218329B1

KR100218329B1 - 고속 저전력 디지탈 아날로그 컨버터

Info

Publication number: KR100218329B1
Application number: KR1019960052790A
Authority: KR
Inventors: 백대봉
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-11-08
Filing date: 1996-11-08
Publication date: 1999-09-01
Also published as: US5929798A; JPH10154936A; KR19980034656A

Abstract

본 발명은 디지탈 아날로그 컨버터에 관한 것으로, 특히 하이 비트를 구현하는 디지탈/아날로그 변환기에서 엠에스비 코드 전환시의 잡음과 코드의 천이 전류를 감소시켜 모노토닉 특성을 개선함으로써, 고속 동작과 정확도가 요구되는 고주파에 적합한 고속 저전력 디지털 아날로그 컨버터에 관한 것이다.

본 발명은 종래의 가중 셀의 반만을 사용함으로써, 모노토닉 측면에서 에러를 반으로 줄일 수 있고, 가장 많은 가중이 부하되는 엠에스비인 B8이 단순히 코딩에 의해 정해지기 때문에 실제 8비트의 D/A 컨버터의 경우 종래의 코드 전환시보다 잡음을 반으로 줄일 수 있는 효과가 있다.

그리고, 높은 아날로그 레벨을 구현할 때, 턴온시키는 전류 소스 셀이 절반으로 줄어 듦으로써 모노토닉 특성이 개선되고, 종래의 D/A 컨버터에 비해 속도도 빠르고 전력 소모도 줄이는 효과가 있다.

Description

고속 저전력 디지탈 아날로그 컨버터

제1도는 종래의 디지탈 아날로그 컨버터 회로도.

제2도는 본 발명의 디지탈 아날로그 컨버터 회로도.

* 도면의 주요부분에 대한 부호의 설명

1-12 : 낸드게이트 13,17 : 칼럼 디코더

14,18 : 로우 디코더 15 : 상단 셀 플레이트

19 : 하단 셀 플레이트 16,20 : 저항

21 : 먹스

본 발명은 디지털 아날로그 컨버터(digital analog converter, 이하 D/A 컨버터라 칭함)에 관한 것으로, 특히 고속 동작과 정확도가 요구되는 고주파에 적합하도록 한 고속 저전력 D/A 컨버터에 관한 것이다.

제1도에 도시된 바와 같이, 종래의 D/A 컨버터의 기본 구조는 엠에스비(MSB)를 입력으로 하는 칼럼 디코더(column decoder)(1)와, 엘에스비(LSB)를 입력으로 하는 로우 디코더(row decoder)(2)와, 상기 칼럼 디코더(1)와 로우 디코더(2)의 출력을 각각 입력으로 하는 복수개의 전류 셀(3)(current cell)이 한 개의 셀 플레이트(Plate)를 형성하여 구성된다.

상기 전류 셀(3)들은 로직 게이트(3a)(logic gate)와 전류 소스(3b)(current source)로 구성되어 있다.

상기와 같은 구조를 가지는 종래의 D/A 컨버터는 각각의 가중된(weighted) 전류 셀을 온시킴으로써, 전류 레벨양이 결정된다.

예를 들어, 8 비트 D/A 컨버터 구성시, 각각의 전류 셀이 가중되지 않았을 경우, 즉 세그멘티드(segmented) 셀을 사용하면 128 레벨을 구현하기 위하여 전류의 양을 1에서 128 단계로 하나씩 증가시켜 나가야 한다.

반면에 전류 셀이 가중되었을 경우, 즉 웨이티드(Weighted) 셀을 사용할 경우에는 128 레벨을 구현하기 위하여, 다른 전류 셀은 모두 오프시키고 128 레벨에 해당하는 가중된 전류 셀을 직접 동작시킨다.

이와 같이, 종래의 D/A 컨버터는 세그멘티드 셀을 사용할 경우, 어떤 특정 레벨을 얻기 위해서 전류 셀을 하나씩 증가시키므로 모노토닉 특성이 보장되기는 하지만 그에따른 셀의 코딩과 구성이 복잡해져서 전력 소모가 많고 또한 속도도 느린 문제점이 있었다.

반면에, 웨이티드(Weighted) 셀을 사용할 경우, 셀의 코딩과 구성은 비교적 간단하지만 가장 높은 128-레벨을 구현하기 위해서는 다른전류셀을 모두 오프시키고 128-레벨에 해당되는 전류 셀만 온 시킴으로써 디지털 값이 증가됨에 따라 아날로그 값이 감소되고, 단조 증가되는 디지털 정보가 아날로그 정보로 전환될 때 단조 증가되지 못하여 모노토닉 특성에 문제점이 있었다.

일반적으로는 상기의 세그멘티드 셀과 바이너리 셀을 혼합해서 사용하고 있지만, D/A 컨버터의 구현 비트수가 증가됨에 따라 바이너리 셀의 비중이 증가되어 모노토닉 특성과 잡음은 더욱 심각한 문제로 부각되었다.

또한, 어떤 특정 디지털 값을 한 디짙(digit) 증가시켰을 때, 예를 들어 8-비트 D/A 컨버터의 경우 바이너리 값으로 01111111 에서 10000000 으로 전환될 때 각각의 바이너리값이 0에서 1 혹은 1에서 0으로 모두 전환됨에 따라 코드 전환시에 가장 심각한 잡음이 발생되어 순간적으로 디스컨티뉴이티(discontinuity)현상이 일어나고 그에 따라 에러가 유발된다.

따라서, 본 발명의 목적은 디지털신호에서 아날로그신호로 전환될 때 선형성과 모노토닉 특성을 보장하고 잡음발생을 억제할 수 있는 고속 저전력 디지털 아날로그 컨버터를 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은 전원 전압이 로드 저항을 거침으로 인한 전압 강하에 의해 아날로그 레벨이 결정되도록 하는 상단 셀 플레이트와, 엠에스비(MSB)를 포함한 상위비트를 입력으로하는 복수개의 낸드 게이트와, 그 낸드 게이트의 출력을 입력으로 하는 상기 상단 셀 플레이트의 칼럼 디코더와, 엠에스비와 엘에스비(LSB)를 포함한 하위비트를 각각 입력으로 하여 낸딩하는 복수 개의 낸드 게이트와, 그 낸드 게이트의 출력을 입력으로하여 디코딩하는 상기 상단 셀 플레이트의 로우 디코더와, 라운드 전압에 직렬로 연결된 로드 저항으로 인한 전압 강하에 의해 아날로그 레벨이 결정되도록 하는 하단 셀 플레이트와, 엠에스비를 포함한 상위비트를 입력으로 하는 복수 개의 낸드 게이트와, 그 낸드 게이트의 출력을 입력으로 하는 하단 셀 플레이트의 컬럼 디코더와, 엠에스비와 엘에스비를 포함한 하위비트를 각각 입력으로 하는 복수 개의 낸드 게이트와, 그 낸드 게이트의 출력을 인가받는 하단 셀 플레이트의 로우 디코더와, 상기 엠에스비에 따라 상기 상단 셀 플레이트에 의해 결정된 아날로그 레벨 또는 상기 하단 셀 플레이트에 의해 결정된 아날로그 레벨로 최종 아날로그 레벨을 결정하는 먹스를 포함하는 것을 특징으로 한다.

본 발명은 제2도에 도시된 바와 같이, 종래의 매트릭스 셀 플레이트를 상단 셀 플레이트와 하단 셀 플레이트로 나눈다.

즉, 엠에스비(MSB)를 포함한 상위비트를 입력으로하는 복수개의 낸드 게이트(1, 2, 3)와, 그 낸드 게이트(1, 2, 3)의 출력을 입력으로 하는 컬럼 디코더(13)와, 엠에스비(MSB)와 엘에스비(LSB)를 포함한 하위비트를 각각 입력으로 하여 낸딩하는 복수 개의 낸드 게이트(4, 5, 6)와, 그 낸드 게이트(4, 5, 6)의 출력을 입력으로하여 디코딩하는 로우 디코더(14)와, 전원 전압(Vcc)이 로드 저항(16)을 거침으로 인한 전압 강하에 의해 아날로그 레벨이 결정되도록 하는 상단 셀 플레이트(15)와, 상기 상단 셀 플레이트(15)에서의 컬럼 디코더(13)와 로우 디코더(14)와 동일한 방법으로 연결되는 컬럼 디코더(17)와 로우 디코더(18)와, 그라운드 전압(Vss)에 직렬로 연결된 로드 저항(20)으로 인한 전압 강하에 의해 아날로그 레벨이 결정되도록 하는 하단 셀 플레이트(19)와, 상기 엠에스비(MSB)에 따라 상기 상단 셀 플레이트(15)에 의해 결정된 아날로그 레벨 또는 상기 하단 셀 플레이트(19)에 의해 결정된 아날로그 레벨에 의해 최종 아날로그 레벨을 결정하는 먹스(21)로 구성된다.

이와 같이 구성된 본 발명에 의한 D/A 컨버터의 동작을 상세히 설명하면 다음과 같다.

상단 셀 플레이트(15)는 전원 전압(Vcc)이 부하 저항(16)에 의해 전압 강하가 이루어지므로 전압 V = Vcc-i·R(16) 을 출력하고, 그 전압 레벨에 의해 아날로그 레벨이 결정된다.

하단 셀 플레이트(19)는 그라운드 전압(Vss)이 부하 저항(20)에 의해 전압 강하가 이루어지므로 전압 V = i·R(20) 을 출력하고, 그 전압 레벨에 의해 아날로그 레벨이 결정된다.

상기의 두 레벨 V = Vcc-i·R(16) 와 V = i·R(20) 는 엠에스비와 함께 먹스(21)에 인가되고, 그 먹스(21)에 의해 최종 아날로그 레벨이 결정된다.

즉, 상기의 두 셀 플레이트(15, 19)는 별개의 D/A 컨버터처럼 동작하게 되며, 최종 아날로그 레벨은 엠에스비(MSB)에 의해 제어되는 먹스(21)를 통하여 선택된다.

예를 들어, 전원 전압(Vcc)이 5V인 8-비트 D/A 컨버터를 구성함에 있어서, B8 B7 B6 B5 B4 B3 B2 B1의 바이너리 입력중 B8은 엠에스비로써, 상단 셀 플레이트(15) 또는 하단 셀 플레이트(19)를 선택한다. 따라서, 실제적으로 각각의 셀 플레이트는 64-레벨만 구성하여 가중 셀을 반으로 줄일 수 있다.

즉, 종래의 구조로 16-비트 가중 셀을 사용하였다면, 본 구성에서는 8-비트 가중 셀을 사용하여도 된다.

이와 같이, 본 발명은 종래의 가중 셀의 반만을 사용함으로써, 모노토닉 측면에서 에러를 반으로 줄일 수 있고, 가장 많은 가중이 부하되는 엠에스비인 B8이 단순히 코딩에 의해 정해지기 때문에 실제 8비트의 D/A 컨버터의 경우, 0111111 에서 1000000으로 전환이 가장 심각함으로써 종래의 01111111에서 10000000으로의 코드전환시보다 잡음을 반으로 줄일 수 있는 효과가 있다.

Claims

전원 전압이 로드 저항을 거침으로 인한 전압 강하에 의해 아날로그 레벨이 결정되도록 하는 상단 셀 플레이트와; 엠에스비를 포함한 상위비트를 입력으로하는 복수개의 낸드 게이트와, 그 낸드 게이트의 출력을 입력으로 하는 상기 상단 플레이트의 컬럼 디코더와; 상기 엠에스비와 엘에스비를 포함한 하위비트를 각각 입력으로 하여 낸딩하는 복수 개의 낸드 게이트와, 그 낸드 게이트의 출력을 입력으로하여 디코딩하는 상기 상단 셀 플레이트의 로우 디코더와; 그라운드 전압에 직렬로 연결된 로드 저항으로 인한 전압 강하에 의해 아날로그 레벨이 결정되도록 하는 하단 셀 플레이트와; 상기 엠에스비를 포함한 상위비트를 입력으로 하는 복수 개의 낸드 게이트와, 그 낸드 게이트의 출력을 입력으로 하는 하단 셀 플레이트의 컬럼 디코더와; 상기 엠에스비와 엘에스비를 포함한 하위비트를 각각 입력으로 하는 복수 개의 낸드 게이트와, 그 낸드 게이트의 출력을 인가받는 하단 셀 플레이트의 로우 디코더와; 상기 엠에스비에 따라 상기 상단 셀 플레이트에 의해 결정된 아날로그 레벨 또는 상기 하단 셀 플레이트에 의해 결정된 아날로그 레벨로 최종 아날로그 레벨을 결정하는 먹스로 구성된 것을 특징으로 하는 고속 저전력 디지털 아날로그 컨버터.