JPH02238717A - Ａｄ変換器 - Google Patents
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- JPH02238717A JPH02238717A JP1059430A JP5943089A JPH02238717A JP H02238717 A JPH02238717 A JP H02238717A JP 1059430 A JP1059430 A JP 1059430A JP 5943089 A JP5943089 A JP 5943089A JP H02238717 A JPH02238717 A JP H02238717A
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- 238000010586 diagram Methods 0.000 description 11
- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡＤ変換器（以下，ｒＡＤｃＪともいう）に関
し、特に並列形ＡＤ変換器に関する．〔従来の技術〕 一般に、並列形ＡＤＣは第９図に示す如く、ｎを出力ビ
ット数とした場合、 （２”−１）レベルに分圧された
参照電圧ｖＪのそれぞれとアナログ入力電圧ｖｌＮを比
較する（２ｎ−１）個（オーバーフローを含む場合は２
ｎ個）の比較器１ｌと、これら比較器からの出力パター
ンを２進化符号に変換するエンコーダ（符号変換回路）
２００から成る，また，比較器１ｌは、参照電圧ｖＪと
入力信号を比較する部分１１１と排他的ＯＲ回路１２１
から成る．これらの比較する部分１１１の出力は、参照
電圧ＶＪが入力電圧ｖｌＮより低いところではすべて高
電位（以下“１”と表示）となり、その逆のところでは
すべて低電位（以下４１ ０ ＰＩと表示）となる。隣
接するレベルの参照電圧を受ける１対の比較器の比較部
分１１１の出力は、排他的ＯＲ回路により一致性が検査
される．従って、一連の比較部分１１１の出力が“０”
から“１”に変わる位置に対応する排他的ＯＲ回路１２
１のみがｔｔ Ｉ Ｉ１の出力を生じ、他はすべてｔａ
Ｏ”を生じる．すなわち、このＩｔ Ｉ Ｉ＋出力を発
生する排他的ＯＲ回路は、入力電圧ｖ１Ｎのレベルに対
応する．この出力が対応する２進符号の各ビット線に接
続し、ワイヤードＯＲをとることによりエンコーダ２は
構成されている。
し、特に並列形ＡＤ変換器に関する．〔従来の技術〕 一般に、並列形ＡＤＣは第９図に示す如く、ｎを出力ビ
ット数とした場合、 （２”−１）レベルに分圧された
参照電圧ｖＪのそれぞれとアナログ入力電圧ｖｌＮを比
較する（２ｎ−１）個（オーバーフローを含む場合は２
ｎ個）の比較器１ｌと、これら比較器からの出力パター
ンを２進化符号に変換するエンコーダ（符号変換回路）
２００から成る，また，比較器１ｌは、参照電圧ｖＪと
入力信号を比較する部分１１１と排他的ＯＲ回路１２１
から成る．これらの比較する部分１１１の出力は、参照
電圧ＶＪが入力電圧ｖｌＮより低いところではすべて高
電位（以下“１”と表示）となり、その逆のところでは
すべて低電位（以下４１ ０ ＰＩと表示）となる。隣
接するレベルの参照電圧を受ける１対の比較器の比較部
分１１１の出力は、排他的ＯＲ回路により一致性が検査
される．従って、一連の比較部分１１１の出力が“０”
から“１”に変わる位置に対応する排他的ＯＲ回路１２
１のみがｔｔ Ｉ Ｉ１の出力を生じ、他はすべてｔａ
Ｏ”を生じる．すなわち、このＩｔ Ｉ Ｉ＋出力を発
生する排他的ＯＲ回路は、入力電圧ｖ１Ｎのレベルに対
応する．この出力が対応する２進符号の各ビット線に接
続し、ワイヤードＯＲをとることによりエンコーダ２は
構成されている。
上述の如く構成されるＡＤＣでは、比較器の比較部１１
１にはラッチングコンパレータが使用されるが、高速に
変化する入力信号が入力したとき、入力信号が各比較器
に到達するまでの時間のずれや、ラッチングコンパレー
タへのクロック信号の時間的ずれにより、本来ただ一つ
の比較器の排他的ＯＲ回路の出力が′゛１′″となるも
のが、２つ以上の排他的ＯＲ回路出力が′゛１”となる
ことがある．符号変換回路でＯＲをとっているために，
この場合デジタル出力は全く別の値となり、いわゆるピ
ット欠けを生じる．これは特に上位ビットの切り換わり
点で大きなビット欠けとなる．例えば、２進化符号で”
０１１・・・１１″となるところが、これの次の値を示
す比較器出力も゛′１″となると、デジタル出力は“０
１１・・・１１″と”１００・・・００″のＯＲをとっ
て“１１１・・・１１”となり、フルスケールの１７２
の大きな誤差が生じることになる． この影響を避けるため、従来の装置では、例えば、松沢
等による［超高速８ビットＡ／Ｄ変換器」（電子通信学
会技術報告，８４巻１１号ｐｐ，７９（１９８４年））
に記載の如く、上位ビットの切り換わり点を境にして比
較器群のブロック分けを行い、上位ブロック中の符号変
換回路出力で下位のブロックの符号変換回路出力をゲー
トする方法がとられていた．第１０図は，この従来の方
法を示した図である。
１にはラッチングコンパレータが使用されるが、高速に
変化する入力信号が入力したとき、入力信号が各比較器
に到達するまでの時間のずれや、ラッチングコンパレー
タへのクロック信号の時間的ずれにより、本来ただ一つ
の比較器の排他的ＯＲ回路の出力が′゛１′″となるも
のが、２つ以上の排他的ＯＲ回路出力が′゛１”となる
ことがある．符号変換回路でＯＲをとっているために，
この場合デジタル出力は全く別の値となり、いわゆるピ
ット欠けを生じる．これは特に上位ビットの切り換わり
点で大きなビット欠けとなる．例えば、２進化符号で”
０１１・・・１１″となるところが、これの次の値を示
す比較器出力も゛′１″となると、デジタル出力は“０
１１・・・１１″と”１００・・・００″のＯＲをとっ
て“１１１・・・１１”となり、フルスケールの１７２
の大きな誤差が生じることになる． この影響を避けるため、従来の装置では、例えば、松沢
等による［超高速８ビットＡ／Ｄ変換器」（電子通信学
会技術報告，８４巻１１号ｐｐ，７９（１９８４年））
に記載の如く、上位ビットの切り換わり点を境にして比
較器群のブロック分けを行い、上位ブロック中の符号変
換回路出力で下位のブロックの符号変換回路出力をゲー
トする方法がとられていた．第１０図は，この従来の方
法を示した図である。
各ブロック毎に第一の符号変換がなされ、上位ブロック
の符号変換回路出力によって下位ブロックの符号変換回
路からの出力がゲートされるようになっている． 〔発明が解決しようとする課題〕 上記従来技術では、上位ブロック中のいくつかの比較器
の呂力で作られる禁止信号によって下位ブロックの符号
変換回路出力をゲートする方法がとられていたため，符
号変換回路のビット線にゲート回路を設ける必要があり
、また，禁止信号でゲートされるブロックの大きさは，
チップレイアウトの都合で決まる１つの符号変換回路に
接続される比較器の数で決まっていた．上位ブロックか
らの禁止信号で下位ブロックからの出力をゲートする方
法では，同じブロック内でのデータの二重発生によるビ
ット欠けを防止することができないため、禁止信号によ
ってゲートされるブロックの大きさはＡＤ変換器のビッ
ト数などに応じて任意に選べることが望まれるが、上記
従来技術では、この点についての配慮がなされておらず
、ブロックの大きさが大きい場合には，同一ブロック内
でのデータの二重発生による誤りが大きくなるという問
題があった。
の符号変換回路出力によって下位ブロックの符号変換回
路からの出力がゲートされるようになっている． 〔発明が解決しようとする課題〕 上記従来技術では、上位ブロック中のいくつかの比較器
の呂力で作られる禁止信号によって下位ブロックの符号
変換回路出力をゲートする方法がとられていたため，符
号変換回路のビット線にゲート回路を設ける必要があり
、また，禁止信号でゲートされるブロックの大きさは，
チップレイアウトの都合で決まる１つの符号変換回路に
接続される比較器の数で決まっていた．上位ブロックか
らの禁止信号で下位ブロックからの出力をゲートする方
法では，同じブロック内でのデータの二重発生によるビ
ット欠けを防止することができないため、禁止信号によ
ってゲートされるブロックの大きさはＡＤ変換器のビッ
ト数などに応じて任意に選べることが望まれるが、上記
従来技術では、この点についての配慮がなされておらず
、ブロックの大きさが大きい場合には，同一ブロック内
でのデータの二重発生による誤りが大きくなるという問
題があった。
本発明は上記事情に鑑みてなされたもので，その目的と
するところは、従来の技術における上述の如き問題を解
消し，比較器の動作ばらつきに起因するデータの二重発
生による誤差を極力小さくし、ビット欠けの生じにくい
ＡＤ変換器を提供することにある． 〔課題を解決するための手段〕 本発明の上記目的は、入力信号と分解能に応じたレベル
を発生する参照信号とを比較し，入力信号と各参照信号
との大小関係を判定する比較器により温度計符号（サー
モメータコード）に変換されたデジタル信号を符号変換
することにより所望のデジタル信号を得るＡＤ変換器に
おいて，前記比較器複数個をまとめてグループとし、各
グループ内の各比較器の出力を加算し、加算結果がある
閾値を越えたかどうかでグループ出力とし、該グループ
出力を符号変換することによりＡＤ変換器のデジタル出
力の上位ビットを得るとともに、前記各グループ内の加
算結果から下位ビットを得ることを特徴とするＡＤ変換
器により達成される．〔作用〕 本発明に係るＡＤ変換器においては，排他的ＯＲ回路に
より比較器呂力の変化点を検出するのではな＜ ． １
１ １ ＩＴ出力の数によりデジタルデータを求めるた
めに本質的にデータの二重発生が起きず，ビット欠けを
防止することができる。
するところは、従来の技術における上述の如き問題を解
消し，比較器の動作ばらつきに起因するデータの二重発
生による誤差を極力小さくし、ビット欠けの生じにくい
ＡＤ変換器を提供することにある． 〔課題を解決するための手段〕 本発明の上記目的は、入力信号と分解能に応じたレベル
を発生する参照信号とを比較し，入力信号と各参照信号
との大小関係を判定する比較器により温度計符号（サー
モメータコード）に変換されたデジタル信号を符号変換
することにより所望のデジタル信号を得るＡＤ変換器に
おいて，前記比較器複数個をまとめてグループとし、各
グループ内の各比較器の出力を加算し、加算結果がある
閾値を越えたかどうかでグループ出力とし、該グループ
出力を符号変換することによりＡＤ変換器のデジタル出
力の上位ビットを得るとともに、前記各グループ内の加
算結果から下位ビットを得ることを特徴とするＡＤ変換
器により達成される．〔作用〕 本発明に係るＡＤ変換器においては，排他的ＯＲ回路に
より比較器呂力の変化点を検出するのではな＜ ． １
１ １ ＩＴ出力の数によりデジタルデータを求めるた
めに本質的にデータの二重発生が起きず，ビット欠けを
防止することができる。
以下、本発明の実施例を図面に基づいて詳細に説明する
． 第１図は本発明の第１の実施例を示すブロック構成図で
ある．第１図において、１０は比較器，１は比較器群、
６は比較器からの出力を加算する加算回路、５は加算結
果があるレベルを超えているかを判定するレベル判定器
、２は上位のビットを決める上位用エンコーダ、３は下
位のビットを決定する下位用エンコーダである．各比較
器には入力信号と量子化レベルに対応した参照電圧が入
力される．ここでは、説明の都合上、４個の比較器で１
比較器群を構成するものとする． ある入力信号が参照電圧を超える比較器の出力を“１″
とし，超えていない比較器の出力を″０”とする。今，
ｊ番目までの比較器の出力が゛′１″であるとする．ま
た、ここでｊ＝４ｎ＋ｉとし，ｎは群内の比較器出力が
すべてｕ １ ｕである比較器群の番号、ｉ＝０〜３で
ある．このとき、（ｎ）番目までの比較器群からの出力
の加算結果は４となり、（ｎ＋１）番目の比較器群から
の加算結果はｉとなる．そこで，加算結果が４以上であ
るかどうかをレベル判定器５により判定する． この判定結果をエンコーダ２に入力し、入力電圧がどの
比較器群のレベルに対応するかを判定する．これによっ
て上位のビットを決定できる。この結果から（ ｎ ＋
１ ）番目の比較器群からの比較器出力の加算結果の
みを２進化符号に変換するように下位ビット用エンコー
ダ３を制御する．これによって，下位ビットを決定する
． 第２の実施例を第２図に示す．図において、６は加算回
路，５はレベル判定器である．第１の実施例と同様に、
レベル判定器で比較器群からの比較器出力の和が４以上
であるかどうかを判定し、例えば、４以上のとき″１”
を、また３以下のとき＃０”を出力する．ここで、第１
図と同様に（ｎ）番目までの比較器群からの出力の加算
結果が４以上であり、（ｎ＋１）番目で比較器群からの
出力の加算結果が３以下のｉであるとする。
． 第１図は本発明の第１の実施例を示すブロック構成図で
ある．第１図において、１０は比較器，１は比較器群、
６は比較器からの出力を加算する加算回路、５は加算結
果があるレベルを超えているかを判定するレベル判定器
、２は上位のビットを決める上位用エンコーダ、３は下
位のビットを決定する下位用エンコーダである．各比較
器には入力信号と量子化レベルに対応した参照電圧が入
力される．ここでは、説明の都合上、４個の比較器で１
比較器群を構成するものとする． ある入力信号が参照電圧を超える比較器の出力を“１″
とし，超えていない比較器の出力を″０”とする。今，
ｊ番目までの比較器の出力が゛′１″であるとする．ま
た、ここでｊ＝４ｎ＋ｉとし，ｎは群内の比較器出力が
すべてｕ １ ｕである比較器群の番号、ｉ＝０〜３で
ある．このとき、（ｎ）番目までの比較器群からの出力
の加算結果は４となり、（ｎ＋１）番目の比較器群から
の加算結果はｉとなる．そこで，加算結果が４以上であ
るかどうかをレベル判定器５により判定する． この判定結果をエンコーダ２に入力し、入力電圧がどの
比較器群のレベルに対応するかを判定する．これによっ
て上位のビットを決定できる。この結果から（ ｎ ＋
１ ）番目の比較器群からの比較器出力の加算結果の
みを２進化符号に変換するように下位ビット用エンコー
ダ３を制御する．これによって，下位ビットを決定する
． 第２の実施例を第２図に示す．図において、６は加算回
路，５はレベル判定器である．第１の実施例と同様に、
レベル判定器で比較器群からの比較器出力の和が４以上
であるかどうかを判定し、例えば、４以上のとき″１”
を、また３以下のとき＃０”を出力する．ここで、第１
図と同様に（ｎ）番目までの比較器群からの出力の加算
結果が４以上であり、（ｎ＋１）番目で比較器群からの
出力の加算結果が３以下のｉであるとする。
この動作は、レベル判定器出力を排他的論理和（ＥＸ−
ＯＲ）回路２５に入力し、どの比較器群まで各比較器の
出力がｔｔ １ ｔ＋であるかを判定する。このとき、
（ｎ）番目のＥＸ−ＯＲ出力のみがＩＩ １ １１とな
り、このＥＸ−ＯＲ回路出力をＯＲ回路から成るエンコ
ーダ２０に入力し、下位２ビットを除く上位ビットが２
進化符号に変換する．また、Ｅ Ｘ−ＯＲ回路出力はス
イッチ回路３ｌを制御する．ここでは、（ｎ）番目のＥ
Ｘ−ＯＲ回路出力のみが“１”であるため、（ｎ＋１）
番目のスイッチ回路のみが閉じ．（ｎ＋１）番目の加算
回路出力が下位を決定するエンコーダ回路３０に接続さ
れ，２進化符号に変換される．但し、加算回路６による
加算結果が２進化符号となっている場合にはエンコーダ
回路３０は必要としない． 第１および第２の実施例に基づいたＡＤ変換結果につい
て、具体的例を用いて説明する。まず、第１１図（ａ）
に、いくつかの場合の比較器出力パターンを示す．ここ
では、簡単のために６ビットＡＤＣを例とした．同図に
示したデジタル対応値とは、ある比較器までが出力“１
”である時のＡＤＣの２進化符号出力である．ここでは
、正常時には“０１１０１０”というデータを出力する
場合を考える．比較器出力パターンＡの場合は、各比較
器が正常に動作している場合であり、″’０１１０１０
”に対応する比較器以下が１１ １ ＃ｌを出力し、そ
れ以上の比較器は“０”を出力している．Ｂ−Ｄでは，
隣接する比較器群内で本来“０”となる比較器が誤動作
により“１”を出力した場合を示している．Ｅは隣接す
る比較器群を越えた比較器の出力が′″１”となった場
合である．次いで、ＦとＧは本来１４ １ ３１となる
比較器が“Ｏ”を出力した場合、Ｈは本来Ｉｔ Ｏ ＃
＃となる比較器が“１”１”となるべき比較器が“０”
と出力した場合を示している． このような比較器出力パターンに対応するＡＤＣ出力を
従来のビット欠け防止を考慮していないエンコード方式
により得た場合と、本発明の第１および第２の実施例に
示した方式により得た場合についての比較を第１１図（
ｂ）に示す．従来方式では、３０ＬＳＢを越える大きな
誤差が生じるのに対し、本発明による方式では高々３〜
４ＬＳＨの誤差に収まることが分かる． 第１１図から、入力電圧より高いレベルに対応する比較
器、すなわち、本来“０ ７１を出力すべき比較器の誤
動作に対しては，本発明による方法はそれらを無視する
ように動作するため、ＡＤＣの誤差は小さくなることが
わかる．上記実施例に示したＡＤＣは，回路構成が比較
的簡単でありビデオ信号の如く、波形として捉え、信号
の精度をＳ／Ｎで規定する性格のものについて用いるに
適している． しかし、波形ディジタイザの如く，波形を個々のディジ
タル値として捉える性格のものについては、上記実施例
に示したＡＤＣより、以下に示すＡＤＣの方が適性が高
い．すなわち、以下に示すＡＤＣは、上述の実施例の如
く、入力電圧より低いレベルに対応する比較器、すなわ
ち，本来Ｒ ｌ ｕを出力すべき比較器の誤動作に対し
、そこが変化点と判断して上位ビットを決定するのでは
なく．これを無視することにより、誤差の発生を防止す
るようにしたものである． 第３図は，第３の実施例を示したものである．同図にお
いて，各符号は第２図のそれと対応している．本実施例
では加算回路６には同一比較器群からの比較器出力とそ
の上位に隣接する比較器群からの比較器出力とが加えら
れる．第３図には．同一比較器群内の４個の比較器出力
とその上位にある２個の比較器出力を加算回路６に加え
た場合を示した．この図を用いて本実施例を説明する．
ここでは、（ｎ）番目の比較器群まで比較器出力がすべ
て１１ １ Ｐｊであり、（ｎ＋１）番目でＩＩ Ｉ
Ｉ１を出力する比較器の数が３以下のｉであるとする．
この場合には、（ｎ）番目の加算回路までの出力は６と
なり、（ｎ＋１）番目の加算回路出力がｉとなる．この
加算結果は、レベル判定器５に入力され、比較器出力の
和が４以上であるかどうかが判定される．更に、第２の
実施例と同様にレベル判定器５の出力は排他的論理和（
Ｅ Ｘ − Ｏ Ｒ）２５に入力し，全比較器の出力が
゛″１”である比較器群からそうでない比較器群に変化
する点が検出できる．この出力をエンコーダ２０に入力
し、上位ビットを決定する．それと同時に、ＥＸ−ＯＲ
回路の出力により．（ｎ＋１）番目のスイッチ回路を閉
じ、（ｎ＋１）番目の加算回路出力がエンコーダ回路３
０に接続され，その加算結果に応じた下位ビットを得る
， この方式によれば、第１１図（ａ）に示したＦ−Ｈの比
較器出力パターンのように、本来１゛１”となる比較器
が誤動作して“Ｏ ＩＴを出力しても、各加算器の加算
結果は５〜４となり、そこが比較器群の変化点と誤って
判定することが無くなり、ＡＤＣの変換誤差を減少でき
ることになる． この方式によるＡＤ変換結果を，第１１図（ａ）の比較
器出力パターンを例として調べてみる．その結果を第１
２図に示す．この表から明らかな如く、本来１１１”と
なる比較器が“Ｑ ＩＩと誤動作してもそれは無視され
誤差を生じない．そのため極めて正確にＡＤ変換値を得
ることができるようになる．次に、加算回路６の具体的
な構成について説明する．比較器の出力は、既にデジタ
ル値であるから、通常のデジタル加算回路で構成するこ
とができる．しかし、数段のロジックゲートで構成する
ために，遅延時間や素子数などが問題となる．そこで、
比較的簡単な構成で実現できる加算回路を第４図に示す
． この回路は、前置増幅器やラッチ回路などから成る比較
器１０に、電流スイッチを設けたものである．例えば、
比較器の出力が″′１″のときに電流出力端子１１１側
に電流が流れ、同１１２側には流れないとする．この電
流出力端子を、第２の実施例の場合には、同一比較器群
内で相互に接続することにより、加算された電流を得る
ことができ、この端子に負荷抵抗を接続すれば、加算さ
れた電圧を得ることができる． 上で得られた電圧を、第５図に示す如く、閾値ＶＴＨＣ
と比較する．今、１比較器の電流出力を工。、負荷抵抗
をＲＬＡＩＥＥＩＩ！電圧をＶｃｏとすると、？ｃｃ−
３ Ｉｏ・ＲＬＡ＞ Ｖｔｏｃ ＞ Ｖｃｃ−４ Ｉｏ
・Ｒ＋，Ａとなるように閾値Ｖ■。を選んでおけば、加
算した結果が４を越えているかどうか判定できる．同図
において２５１は比較器であり、１６は比較器ＩＯと電
流加算用の電流スイッチを含んだものである．ここで、
比較器２５１の出力が、第２図のレベル判定器５の出力
に対応する．更に、レベル判定器とＥＸ−ＯＲ回路で制
御されるスイッチ回路により、加算結果が４から３以下
となる比較器群が選択され，この加算結果を２進化符号
に変換することで下位ビットを得る． このとき、上述の負荷抵抗ＲＬＡでの電圧降下、すなわ
ち、アナログ量として得た加算結果を、アナログスイッ
チを介して２ビットのＡＤ変換回路に入力して、下位ビ
ットを得ることができる．あるいは，各比較器群の加算
結果をまず、２ビッ１一のＡＤ変換回路によりデジタル
値に変換し，その結果をレベル判定器とＥＸ−ＯＲ回路
で制御されるスイッチ回路またはゲート回路により、加
算結果が４から３以下となる比較器群の加算結果のみ？
選択して出力するようにしても良い．更に、第３の実施
例に対応した加算回路およびレベル判定回路を、第６図
に示す．４個の比較器で１比較器群を構成し、１比較器
群内の全比較器と上位に隣接する２個の比較器、合計６
個の比較器出力を加算する場合を示してある．これらは
各比較器群の比較器の内，２個は２つの電流出力を持つ
ことで実現できる．第６図においては、１つの電流出力
を持つ比較器を１６ａ、２つの電流出力を持つものを１
６ｂとしてある． レベル判定器については，第５図と同様に閾値Ｖ■。を Ｖｃｃ ３ Ｉｏ・Ｒ＋，Ａ＞ Ｖｙｕｃ ＞ Ｖｃ
ｃ ４ Ｉｏ・ＲｂＡとなるように選んだ比較器２５
１で実現できることは明らかである．ここで、６個の比
較器の出力電流がすべて負荷抵抗ＲＬＡに流れたとき、
その電圧降下が最大となる．このときでも電流スイッチ
を構成するトランジスタが飽和しないためには，１比較
器の出力電流工。による電圧降下 Ｉ０・ＲＬＡを大き
く取ることができず、高々０．２ｖ程度である．このた
め，■。およびＲＬＡが変動しても上式が成り立つよう
に閾値ｖＴＨｃを決めることが難しい場合がある．この
問題を解決した方式を次に示す．第７図に、加算回路と
レベル判定回路の構成を示す。図において、比較器出力
が“１″のとき電流が流れる出力端子１１１と、その反
転出力端子１１２に同一の負荷抵抗を接続し、更に、反
転出力端子１１２側に１比較器の出力電流 工。と等し
い電流を別の電流源 Ｉｏｄにより流す．この時の出力
端子１１１と反転出力端子１１２の電圧は、各比較器が
順に“０”から１４ １ ＄１になるに従って、第８図
に示すように変化し、ちょうど｛ｊ Ｉ Ｉ＋を出力す
る比較器の数が３から４に変わるところで切り替わるこ
とになる． 従って、端子１１１と１１２の電圧を比較器２５１で比
較することにより、加算結果が４を越えているかどうか
判定することができる。この方式によれば、出力電流
■。および負荷抵抗ＲＬＡが変動しても全く問題が無く
なり、安定にレベル判定ができるようになる． 第６図および第７図に示した構成例の場合も、下位ビッ
トを得る方法として，第５図の場合と同様に、加算結果
である電圧降下量をアナログスイッチで選択し、２ビッ
トＡＤ変換器により下位ビットを得ることができる．ま
た、各比較器群の加算結果をそれぞれ２ビットＡＤ変換
器によりデジタル値に変換し，それをスイッチあるいは
ゲート回路により選択して、下位ビットを得ることもで
きる． なお、以上の説明で，２ビットＡＤ変換器としたのは、
選択される加算結果の最大値が３であるためで、これは
比較器群を構成する比較器の数を４としたことによる．
ここでは、説明の都合上，比較器群を構成する比較器の
数を４としたが、この数は任意に選ぶことができる．但
し、２Ｎ（Ｍ＝２，３，・・・）に選ぶ方が２進化符号
への変換が容易となる． 第１から第３の実施例で述べた如く、上位各比較器群に
接続されたレベル判定器出力を排他的論理和回路に入力
し、その結果から上位ビットが決定される．このとき、
一般的には、２進化符号に変換するのが処理に都合が良
いが、その他のコード（例えば、グレイコード等）に変
換しても良いことは明らかである。
ＯＲ）回路２５に入力し、どの比較器群まで各比較器の
出力がｔｔ １ ｔ＋であるかを判定する。このとき、
（ｎ）番目のＥＸ−ＯＲ出力のみがＩＩ １ １１とな
り、このＥＸ−ＯＲ回路出力をＯＲ回路から成るエンコ
ーダ２０に入力し、下位２ビットを除く上位ビットが２
進化符号に変換する．また、Ｅ Ｘ−ＯＲ回路出力はス
イッチ回路３ｌを制御する．ここでは、（ｎ）番目のＥ
Ｘ−ＯＲ回路出力のみが“１”であるため、（ｎ＋１）
番目のスイッチ回路のみが閉じ．（ｎ＋１）番目の加算
回路出力が下位を決定するエンコーダ回路３０に接続さ
れ，２進化符号に変換される．但し、加算回路６による
加算結果が２進化符号となっている場合にはエンコーダ
回路３０は必要としない． 第１および第２の実施例に基づいたＡＤ変換結果につい
て、具体的例を用いて説明する。まず、第１１図（ａ）
に、いくつかの場合の比較器出力パターンを示す．ここ
では、簡単のために６ビットＡＤＣを例とした．同図に
示したデジタル対応値とは、ある比較器までが出力“１
”である時のＡＤＣの２進化符号出力である．ここでは
、正常時には“０１１０１０”というデータを出力する
場合を考える．比較器出力パターンＡの場合は、各比較
器が正常に動作している場合であり、″’０１１０１０
”に対応する比較器以下が１１ １ ＃ｌを出力し、そ
れ以上の比較器は“０”を出力している．Ｂ−Ｄでは，
隣接する比較器群内で本来“０”となる比較器が誤動作
により“１”を出力した場合を示している．Ｅは隣接す
る比較器群を越えた比較器の出力が′″１”となった場
合である．次いで、ＦとＧは本来１４ １ ３１となる
比較器が“Ｏ”を出力した場合、Ｈは本来Ｉｔ Ｏ ＃
＃となる比較器が“１”１”となるべき比較器が“０”
と出力した場合を示している． このような比較器出力パターンに対応するＡＤＣ出力を
従来のビット欠け防止を考慮していないエンコード方式
により得た場合と、本発明の第１および第２の実施例に
示した方式により得た場合についての比較を第１１図（
ｂ）に示す．従来方式では、３０ＬＳＢを越える大きな
誤差が生じるのに対し、本発明による方式では高々３〜
４ＬＳＨの誤差に収まることが分かる． 第１１図から、入力電圧より高いレベルに対応する比較
器、すなわち、本来“０ ７１を出力すべき比較器の誤
動作に対しては，本発明による方法はそれらを無視する
ように動作するため、ＡＤＣの誤差は小さくなることが
わかる．上記実施例に示したＡＤＣは，回路構成が比較
的簡単でありビデオ信号の如く、波形として捉え、信号
の精度をＳ／Ｎで規定する性格のものについて用いるに
適している． しかし、波形ディジタイザの如く，波形を個々のディジ
タル値として捉える性格のものについては、上記実施例
に示したＡＤＣより、以下に示すＡＤＣの方が適性が高
い．すなわち、以下に示すＡＤＣは、上述の実施例の如
く、入力電圧より低いレベルに対応する比較器、すなわ
ち，本来Ｒ ｌ ｕを出力すべき比較器の誤動作に対し
、そこが変化点と判断して上位ビットを決定するのでは
なく．これを無視することにより、誤差の発生を防止す
るようにしたものである． 第３図は，第３の実施例を示したものである．同図にお
いて，各符号は第２図のそれと対応している．本実施例
では加算回路６には同一比較器群からの比較器出力とそ
の上位に隣接する比較器群からの比較器出力とが加えら
れる．第３図には．同一比較器群内の４個の比較器出力
とその上位にある２個の比較器出力を加算回路６に加え
た場合を示した．この図を用いて本実施例を説明する．
ここでは、（ｎ）番目の比較器群まで比較器出力がすべ
て１１ １ Ｐｊであり、（ｎ＋１）番目でＩＩ Ｉ
Ｉ１を出力する比較器の数が３以下のｉであるとする．
この場合には、（ｎ）番目の加算回路までの出力は６と
なり、（ｎ＋１）番目の加算回路出力がｉとなる．この
加算結果は、レベル判定器５に入力され、比較器出力の
和が４以上であるかどうかが判定される．更に、第２の
実施例と同様にレベル判定器５の出力は排他的論理和（
Ｅ Ｘ − Ｏ Ｒ）２５に入力し，全比較器の出力が
゛″１”である比較器群からそうでない比較器群に変化
する点が検出できる．この出力をエンコーダ２０に入力
し、上位ビットを決定する．それと同時に、ＥＸ−ＯＲ
回路の出力により．（ｎ＋１）番目のスイッチ回路を閉
じ、（ｎ＋１）番目の加算回路出力がエンコーダ回路３
０に接続され，その加算結果に応じた下位ビットを得る
， この方式によれば、第１１図（ａ）に示したＦ−Ｈの比
較器出力パターンのように、本来１゛１”となる比較器
が誤動作して“Ｏ ＩＴを出力しても、各加算器の加算
結果は５〜４となり、そこが比較器群の変化点と誤って
判定することが無くなり、ＡＤＣの変換誤差を減少でき
ることになる． この方式によるＡＤ変換結果を，第１１図（ａ）の比較
器出力パターンを例として調べてみる．その結果を第１
２図に示す．この表から明らかな如く、本来１１１”と
なる比較器が“Ｑ ＩＩと誤動作してもそれは無視され
誤差を生じない．そのため極めて正確にＡＤ変換値を得
ることができるようになる．次に、加算回路６の具体的
な構成について説明する．比較器の出力は、既にデジタ
ル値であるから、通常のデジタル加算回路で構成するこ
とができる．しかし、数段のロジックゲートで構成する
ために，遅延時間や素子数などが問題となる．そこで、
比較的簡単な構成で実現できる加算回路を第４図に示す
． この回路は、前置増幅器やラッチ回路などから成る比較
器１０に、電流スイッチを設けたものである．例えば、
比較器の出力が″′１″のときに電流出力端子１１１側
に電流が流れ、同１１２側には流れないとする．この電
流出力端子を、第２の実施例の場合には、同一比較器群
内で相互に接続することにより、加算された電流を得る
ことができ、この端子に負荷抵抗を接続すれば、加算さ
れた電圧を得ることができる． 上で得られた電圧を、第５図に示す如く、閾値ＶＴＨＣ
と比較する．今、１比較器の電流出力を工。、負荷抵抗
をＲＬＡＩＥＥＩＩ！電圧をＶｃｏとすると、？ｃｃ−
３ Ｉｏ・ＲＬＡ＞ Ｖｔｏｃ ＞ Ｖｃｃ−４ Ｉｏ
・Ｒ＋，Ａとなるように閾値Ｖ■。を選んでおけば、加
算した結果が４を越えているかどうか判定できる．同図
において２５１は比較器であり、１６は比較器ＩＯと電
流加算用の電流スイッチを含んだものである．ここで、
比較器２５１の出力が、第２図のレベル判定器５の出力
に対応する．更に、レベル判定器とＥＸ−ＯＲ回路で制
御されるスイッチ回路により、加算結果が４から３以下
となる比較器群が選択され，この加算結果を２進化符号
に変換することで下位ビットを得る． このとき、上述の負荷抵抗ＲＬＡでの電圧降下、すなわ
ち、アナログ量として得た加算結果を、アナログスイッ
チを介して２ビットのＡＤ変換回路に入力して、下位ビ
ットを得ることができる．あるいは，各比較器群の加算
結果をまず、２ビッ１一のＡＤ変換回路によりデジタル
値に変換し，その結果をレベル判定器とＥＸ−ＯＲ回路
で制御されるスイッチ回路またはゲート回路により、加
算結果が４から３以下となる比較器群の加算結果のみ？
選択して出力するようにしても良い．更に、第３の実施
例に対応した加算回路およびレベル判定回路を、第６図
に示す．４個の比較器で１比較器群を構成し、１比較器
群内の全比較器と上位に隣接する２個の比較器、合計６
個の比較器出力を加算する場合を示してある．これらは
各比較器群の比較器の内，２個は２つの電流出力を持つ
ことで実現できる．第６図においては、１つの電流出力
を持つ比較器を１６ａ、２つの電流出力を持つものを１
６ｂとしてある． レベル判定器については，第５図と同様に閾値Ｖ■。を Ｖｃｃ ３ Ｉｏ・Ｒ＋，Ａ＞ Ｖｙｕｃ ＞ Ｖｃ
ｃ ４ Ｉｏ・ＲｂＡとなるように選んだ比較器２５
１で実現できることは明らかである．ここで、６個の比
較器の出力電流がすべて負荷抵抗ＲＬＡに流れたとき、
その電圧降下が最大となる．このときでも電流スイッチ
を構成するトランジスタが飽和しないためには，１比較
器の出力電流工。による電圧降下 Ｉ０・ＲＬＡを大き
く取ることができず、高々０．２ｖ程度である．このた
め，■。およびＲＬＡが変動しても上式が成り立つよう
に閾値ｖＴＨｃを決めることが難しい場合がある．この
問題を解決した方式を次に示す．第７図に、加算回路と
レベル判定回路の構成を示す。図において、比較器出力
が“１″のとき電流が流れる出力端子１１１と、その反
転出力端子１１２に同一の負荷抵抗を接続し、更に、反
転出力端子１１２側に１比較器の出力電流 工。と等し
い電流を別の電流源 Ｉｏｄにより流す．この時の出力
端子１１１と反転出力端子１１２の電圧は、各比較器が
順に“０”から１４ １ ＄１になるに従って、第８図
に示すように変化し、ちょうど｛ｊ Ｉ Ｉ＋を出力す
る比較器の数が３から４に変わるところで切り替わるこ
とになる． 従って、端子１１１と１１２の電圧を比較器２５１で比
較することにより、加算結果が４を越えているかどうか
判定することができる。この方式によれば、出力電流
■。および負荷抵抗ＲＬＡが変動しても全く問題が無く
なり、安定にレベル判定ができるようになる． 第６図および第７図に示した構成例の場合も、下位ビッ
トを得る方法として，第５図の場合と同様に、加算結果
である電圧降下量をアナログスイッチで選択し、２ビッ
トＡＤ変換器により下位ビットを得ることができる．ま
た、各比較器群の加算結果をそれぞれ２ビットＡＤ変換
器によりデジタル値に変換し，それをスイッチあるいは
ゲート回路により選択して、下位ビットを得ることもで
きる． なお、以上の説明で，２ビットＡＤ変換器としたのは、
選択される加算結果の最大値が３であるためで、これは
比較器群を構成する比較器の数を４としたことによる．
ここでは、説明の都合上，比較器群を構成する比較器の
数を４としたが、この数は任意に選ぶことができる．但
し、２Ｎ（Ｍ＝２，３，・・・）に選ぶ方が２進化符号
への変換が容易となる． 第１から第３の実施例で述べた如く、上位各比較器群に
接続されたレベル判定器出力を排他的論理和回路に入力
し、その結果から上位ビットが決定される．このとき、
一般的には、２進化符号に変換するのが処理に都合が良
いが、その他のコード（例えば、グレイコード等）に変
換しても良いことは明らかである。
以上、詳細に説明した如く、本発明によれば、入力信号
と分解能に応じたレベルを発生する参照信号とを比較し
，入力信号と各参照信号との大小関係を判定する比較器
により温度計符号に変換されたデジタル信号を符号変換
することにより所望のデジタル信号を得るＡＤ変換器に
おいて、前記比較器複数個をまとめてグループとし、各
グループ内の各比較器の出力を加算し、加算結果がある
闇値を越えたかどうかでグループ出力とし、該グループ
出力を符号変換することによりＡＤ変換器のデジタル出
力の上位ビットを得るとともに、前記各グループ内の加
算結果から下位ビットを得るようにしたので、比較器の
動作ばらつきを起因とするデータの二重発生を防止する
ことができ、高速の入力信号に対して変換誤差を極めて
小さくすることかできる．また、集積回路として実現す
る場合に特別なプロセスも要求することもなく、回路規
模も従来より増大することもないため，経済的に性能向
上が図れるという効果がある。
と分解能に応じたレベルを発生する参照信号とを比較し
，入力信号と各参照信号との大小関係を判定する比較器
により温度計符号に変換されたデジタル信号を符号変換
することにより所望のデジタル信号を得るＡＤ変換器に
おいて、前記比較器複数個をまとめてグループとし、各
グループ内の各比較器の出力を加算し、加算結果がある
闇値を越えたかどうかでグループ出力とし、該グループ
出力を符号変換することによりＡＤ変換器のデジタル出
力の上位ビットを得るとともに、前記各グループ内の加
算結果から下位ビットを得るようにしたので、比較器の
動作ばらつきを起因とするデータの二重発生を防止する
ことができ、高速の入力信号に対して変換誤差を極めて
小さくすることかできる．また、集積回路として実現す
る場合に特別なプロセスも要求することもなく、回路規
模も従来より増大することもないため，経済的に性能向
上が図れるという効果がある。
第１図、第２図および第３図はそれぞれ本発明の第１、
第２および第３の実施例を示す図、第４図は加算回路の
具体的構成を示す図、第５図は第２の実施例に対応した
具体的構成例を示す図、第６図は第３の実施例に対応し
た具体的梼成例を示す図、第７図は第３の実施例に対応
した他の具体的構成例を示す図、第８図は第７図のレベ
ル判定を説明するための図、第９図は並列形ＡＤＣの構
成図、第１０図は従来例を示す図、第１１図，第１２図
は実施例の動作の比較図である． １：比較器群、ｌＯ：比較器、２．２０：上位用エンコ
ーダ、３，３０：下位用エンコーダ、５：レベル判定器
、６：加算回路、２５：排他的論理和回路、３１：スイ
ッチ回路、２５１：レベル判定用比較器．第 図 第 図 第 図 第 図 （ａ） 第 図 第 図（その１） 比較器群元紗ル対応値 比較器出力パターン （ｂ） 第 図（その２）
第２および第３の実施例を示す図、第４図は加算回路の
具体的構成を示す図、第５図は第２の実施例に対応した
具体的構成例を示す図、第６図は第３の実施例に対応し
た具体的梼成例を示す図、第７図は第３の実施例に対応
した他の具体的構成例を示す図、第８図は第７図のレベ
ル判定を説明するための図、第９図は並列形ＡＤＣの構
成図、第１０図は従来例を示す図、第１１図，第１２図
は実施例の動作の比較図である． １：比較器群、ｌＯ：比較器、２．２０：上位用エンコ
ーダ、３，３０：下位用エンコーダ、５：レベル判定器
、６：加算回路、２５：排他的論理和回路、３１：スイ
ッチ回路、２５１：レベル判定用比較器．第 図 第 図 第 図 第 図 （ａ） 第 図 第 図（その１） 比較器群元紗ル対応値 比較器出力パターン （ｂ） 第 図（その２）
Claims (1)
- 【特許請求の範囲】 １、入力信号と分解能に応じたレベルを発生する参照信
号とを比較し、入力信号と各参照信号との大小関係を判
定する比較器により温度計符号（サーモメータコード）
に変換されたデジタル信号を符号変換することにより所
望のデジタル信号を得るＡＤ変換器において、前記比較
器複数個をまとめてグループとし、各グループ内の各比
較器の出力を加算し、加算結果がある閾値を越えたかど
うかでグループ出力とし、該グループ出力を符号変換す
ることによりＡＤ変換器のデジタル出力の上位ビットを
得るとともに、前記各グループ内の加算結果から下位ビ
ットを得ることを特徴とするＡＤ変換器。 ２、入力信号と分解能に応じたレベルを発生する参照信
号とを比較する複数の比較器と、該比較器の各々の出力
を加算する加算手段と、該加算手段の出力とある閾値と
を比較するレベル判定手段と、該レベル判定手段の出力
が他のレベル判定手段の出力と異なる変化点を検出する
変化点検出手段と、該変化点検出手段により開閉される
スイッチ手段とを有し、前記加算手段は複数個の前記比
較器をグループとして該グループ内の比較器出力を加算
するものであり、また、前記変化点検出手段の出力から
デジタル符号に変換する第１の符号変換手段と、前記加
算器出力をデジタル符号に変換する第２の符号変換手段
とを有することを特徴とするＡＤ変換器。 ３、前記比較器は２＾Ｍ個を以って１群を構成し、前記
レベル判定手段は該１群の比較器を１グループとして１
グループ内の比較器出力の加算結果が１比較器出力の２
＾Ｍ倍以上かどうかを判定し、１グループ内の比較器出
力の加算結果が１比較器出力の２＾Ｍ倍から２＾Ｍ倍未
満に変化したところを、隣接するレベル判定手段の出力
の排他的論理和回路からなる変化点検出手段により検出
して該変化点検出手段の出力から上位ビットを決定する
とともに、加算結果が１比較器出力の２＾Ｍ倍から２＾
Ｍ倍未満に変化したところのグループの加算結果を前記
スイッチ手段により選択し、下位ビットを決定すること
を特徴とする請求項２記載のＡＤ変換器。 ４、前記比較器は２＾Ｍ個を以って１群を構成し、前記
レベル判定手段は該１群の比較器と該比較器群の上位の
参照信号と入力信号を比較する隣接する比較器のいくつ
かとを以って前記１グループとして１グループ内の比較
器出力の加算結果が１比較器出力の２＾Ｍ倍以上かどう
かを判定し、１グループ内の比較器出力の加算結果が１
比較器出力の２＾Ｍ倍から２＾Ｍ倍未満に変化したとこ
ろを、隣接するレベル判定手段の出力の排他的論理和回
路からなる変化点検出回路により検出して該変化点検出
回路の出力から上位ビットを決定するとともに、加算結
果が１比較器出力の２＾Ｍ倍から２＾Ｍ倍未満に変化し
たところのグループの加算結果を前記スイッチ手段によ
り選択し、下位ビットを決定することを特徴とする請求
項２記載のＡＤ変換器。 ５、前記加算手段は各比較器の出力を電流出力とし、該
電流出力を加算するものであることを特徴とする請求項
２〜４のいずれかに記載のＡＤ変換器。 ６、前記加算手段は各比較器の出力によって制御される
電流スイッチの出力端子を、加算すべき比較器について
相互に負荷抵抗に接続したものであり、レベル判定手段
は該負荷抵抗の端子電圧を閾値と比較する比較器である
ことを特徴とする請求項２〜４のいずれかに記載のＡＤ
変換器。 ７、前記加算手段は各比較器の出力によって制御される
電流スイッチの正出力端子および反転出力端子を、加算
すべき比較器についてそれぞれ相互に負荷抵抗に接続し
たものであり、正あるいは反転出力端子の一方に他の電
流源を接続し、それぞれの負荷抵抗における端子電圧を
比較することによってレベル判定を行うことを特徴とす
る請求項２〜４のいずれかに記載のＡＤ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059430A JP2800233B2 (ja) | 1989-03-10 | 1989-03-10 | Ａｄ変換器 |
| US07/475,799 US4978957A (en) | 1989-03-10 | 1990-02-06 | High-speed analog-to-digital converter |
| KR1019900001677A KR900015472A (ko) | 1989-03-10 | 1990-02-12 | 고속 아날로그 디지탈 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059430A JP2800233B2 (ja) | 1989-03-10 | 1989-03-10 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238717A true JPH02238717A (ja) | 1990-09-21 |
| JP2800233B2 JP2800233B2 (ja) | 1998-09-21 |
Family
ID=13113045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059430A Expired - Fee Related JP2800233B2 (ja) | 1989-03-10 | 1989-03-10 | Ａｄ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4978957A (ja) |
| JP (1) | JP2800233B2 (ja) |
| KR (1) | KR900015472A (ja) |
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