JPH05268089A - ２ステップパラレル型ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【目的】２ステップパラレル型Ａ／Ｄコンバータに関
し、上位および下位エンコーダを１つのエンコーダに置
き換えることにより回路構成を簡単にすることを目的と
する。 【構成】選択手段６は、各上位コンパレータ２の出力信
号を選択して出力した後、各下位コンパレータ５の出力
信号を選択して出力する。コード生成手段７は、各上位
コンパレータ２の出力信号と各下位コンパレータ５の出
力信号とを選択手段６を介してそれぞれ交互に入力し、
両出力信号を同一のコード変換でエンコードし、各上位
コンパレータ２の出力信号から入力アナログ電圧信号Ｖ
inにおける上位デジタルコードＤH を生成し、各下位コ
ンパレータ５の出力信号から入力アナログ電圧信号Ｖin
における下位デジタルコードＤL を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２ステップパラレル型Ａ
／Ｄコンバータに関するものである。従来、高速Ａ／Ｄ
変換が要求される画像処理等においては、フラッシュ型
Ａ／Ｄコンバータが広く用いられていた。しかしなが
ら、フラッシュ型Ａ／Ｄコンバータは変換速度が速い反
面、ｎビット変換に対して（２ⁿ −１）個のコンパレー
タを必要とし、回路規模がビット数の指数関数で増大す
るという欠点があった。そのため、近年、変換速度を落
とさずに回路規模を小さくすることができる２ステップ
パラレル型Ａ／Ｄコンバータの開発が進められている。

【０００２】２ステップパラレル型Ａ／Ｄコンバータに
おいては、上位エンコーダと下位エンコーダの２つのエ
ンコーダを用いているが、これを１つにしてさらに回路
規模を小さくすることが要求されている。

【０００３】

【従来の技術】図４は、４ビットＡ／Ｄコンバータを例
にとって従来の２ステップパラレル型Ａ／Ｄコンバータ
の動作原理を示す回路図である。

【０００４】基準電圧Ｖr は、直列に接続された全て抵
抗値が等しい１６個の抵抗Ｒによって分圧されている。
その抵抗Ｒは４個で１ブロックとなり、各ブロックＢ１
〜Ｂ４の接続点はそれぞれ上位コンパレータ４１〜４３
のマイナス入力端子に接続されている。すなわち、上位
コンパレータ４１〜４３の各マイナス入力端子には基準
電圧Ｖ1 〜Ｖ3が印加されている。

【０００５】また、各ブロックＢ１〜Ｂ４における４個
の抵抗Ｒ間の３個の接続点は、それぞれ３連のスイッチ
Ｓ1 〜Ｓ4 を介して、下位コンパレータ４４〜４６のマ
イナス入力端子に接続されている。すなわち、下位コン
パレータ４４〜４６の各マイナス入力端子には基準電圧
Ｖa 〜Ｖc が印加されている。

【０００６】そして、各コンパレータ４１〜４６のプラ
ス入力端子には入力アナログ信号Ｖinが入力されてい
る。従って、上位コンパレータ４１〜４３はそれぞれ基
準電圧Ｖ1 〜Ｖ3 と入力アナログ信号Ｖinとを比較し、
基準電圧Ｖ1 〜Ｖ3 の方が入力アナログ信号Ｖinより大
きいときはＬレベル、入力アナログ信号Ｖinの方が基準
電圧Ｖ1 〜Ｖ3 より大きいときはＨレベルの出力信号を
出力する。

【０００７】上位コンパレータ４１〜４３の各出力信号
（サーモメータ・コード）は、上位２ビット・エンコー
ダ４７に入力される。そして、上位２ビット・エンコー
ダ４７により、入力信号Ｖinが、基準電圧Ｖr 〜Ｖ1,Ｖ
1 〜Ｖ2,Ｖ2 〜Ｖ3,Ｖ3 〜０のどのレベル領域（以下、
大レベル領域とする）にあるかが判定され、バイナリー
コードにエンコードされて上位２ビットのデジタルコー
ドＤ3,Ｄ2 に変換される。さらに、上位２ビット・エン
コーダ４７は、入力信号Ｖinのレベル領域に対応する１
つのスイッチＳ1 〜Ｓ4 をオンさせる。

【０００８】そのため、オンしたスイッチＳ1 〜Ｓ4 を
介して、下位コンパレータ４４〜４６の各マイナス入力
端子には、入力信号Ｖinの大レベル領域を四分圧した各
基準電圧Ｖa 〜Ｖc が印加される。従って、下位コンパ
レータ４４〜４６はそれぞれ基準電圧Ｖa 〜Ｖc と入力
アナログ信号Ｖinとを比較し、基準電圧Ｖa 〜Ｖc の方
が入力アナログ信号Ｖinより大きければＬレベル、入力
アナログ信号Ｖinの方が基準電圧Ｖa 〜Ｖc より大きけ
ればＨレベルの出力信号を出力する。

【０００９】下位コンパレータ４４〜４６の各出力信号
は、下位２ビット・エンコーダ４８に入力される。そし
て、下位２ビット・エンコーダ４８により、入力信号Ｖ
inが、当該大レベル領域を四分割したレベル領域のどこ
にあるかが判定されてエンコードされ、下位２ビットの
デジタルコードＤ1,Ｄ0 に変換される。

【００１０】すなわち、両エンコーダ４７，４８の動作
順序は以下のようになる。 １）上位２ビット・エンコーダ４７が動作して入力アナ
ログ信号Ｖinの大レベル領域を判定する。この時、下位
２ビット・エンコーダ４８は動作していない。

【００１１】２）下位２ビット・エンコーダ４８が動作
して当該大レベル領域を適宜に分割したレベル領域のど
こに入力アナログ信号があるかを判定する。 ３）上位２ビット・エンコーダ４７が動作して上位ビッ
トのデジタルコードＤ3,Ｄ2 を出力する。

【００１２】４）下位２ビット・エンコーダ４８が動作
して下位ビットのデジタルコードＤ1,Ｄ0 を出力する。 尚、上記２),３）の動作は同時に行われている。また、
上記１),３) の動作を上位ビット変換、２),４) の動作
を下位ビット変換とする。

【００１３】

【発明が解決しようとする課題】ところで、この２ステ
ップパラレル型Ａ／Ｄコンバータはフラッシュ型Ａ／Ｄ
コンバータに較べてコンパレータが少ない分だけ回路規
模を小さくすることができる。しかしながら、電子機器
の多機能化に伴い１つの機器内に多くのＡ／Ｄコンバー
タが使用されるようになってきたため、この２ステップ
パラレル型Ａ／Ｄコンバータにおいても、さらに回路規
模を小さくすることが要求されている。

【００１４】

【課題を解決するための手段】図１は本発明の原理説明
図である。上位比較電圧生成手段１は、基準電圧を分圧
し、その区分された各レベル領域の境界を上位比較電圧
としてそれぞれ対応する各上位コンパレータ２に出力す
る。

【００１５】各上位コンパレータ２は、対応する上位比
較電圧を入力すると共に入力アナログ電圧信号Ｖinを入
力し、その大小を比較する。判定手段３は、各上位コン
パレータ２の出力信号から入力アナログ電圧信号Ｖinが
区分された各レベル領域のどのレベル領域に属するかを
判定する。

【００１６】下位比較電圧生成手段４は、判定手段３の
判定結果に基づいて入力アナログ電圧信号Ｖinの属する
レベル領域を分圧し、その区分された各小レベル領域の
電圧を下位比較電圧としてそれぞれ対応する各下位コン
パレータ５に出力する。

【００１７】各下位コンパレータ５は、対応する下位比
較電圧を入力するとともに入力アナログ電圧信号Ｖinを
入力し、それぞれその大小を比較する。選択手段６は、
各上位コンパレータ２および各下位コンパレータ５の比
較結果の出力信号を入力し、各上位コンパレータ２の出
力信号を選択しコード生成手段７に出力した後、各下位
コンパレータの出力信号を選択しコード生成手段７に出
力する。

【００１８】コード生成手段７は、各上位コンパレータ
の出力信号と各下位コンパレータの出力信号を選択手段
６を介してそれぞれ交互に入力し、両出力信号を同一の
コード変換でエンコードする。そして、コード生成手段
７は、最初に入力した各上位コンパレータ２の出力信号
から入力アナログ電圧信号Ｖinにおける上位デジタルコ
ードＤH を生成した後、次に入力した各下位コンパレー
タ５の出力信号から入力アナログ電圧信号Ｖinにおける
下位デジタルコードＤL を生成する。

【００１９】

【作用】各上位コンパレータ２にて各上位比較電圧と入
力アナログ電圧信号Ｖinとの大小をそれぞれ比較する。
そして、コード生成手段７は、その各上位コンパレータ
２の比較結果を選択手段６を介して入力し、各上位コン
パレータ２の比較結果をエンコードし、そのアナログ電
圧信号Ｖinにおける上位デジタルコードＤH とし生成す
る。

【００２０】一方、判定手段３が各上位コンパレータ２
の比較結果から入力アナログ電圧信号Ｖinの属するレベ
ル領域を判定すると、下位比較電圧生成手段４は入力ア
ナログ電圧信号Ｖinの属するレベル領域を等分圧し、そ
の区分された各小レベル領域の電圧を下位比較電圧とし
てそれぞれ対応する各下位コンパレータ５に出力する。

【００２１】その結果、各下位コンパレータ５によって
各下位比較電圧と入力アナログ電圧信号Ｖinとの大小が
それぞれ比較され、その各比較結果が選択手段６を介し
て先に各上位コンパレータ２の比較結果をエンコードし
たコード生成手段７に入力される。コード生成手段７
は、各上位コンパレータ２の比較結果に代わって選択手
段６を介して入力された各下位コンパレータ５の比較結
果をエンコードし、そのアナログ電圧信号Ｖinにおける
下位デジタルコードＤL を生成する。

【００２２】従って、一つのコード生成手段７によっ
て、各上位コンパレータ２と各下位コンパレータ５の比
較結果から、アナログ電圧信号Ｖinにおける上位デジタ
ルコードＤH と下位デジタルコードＤL とを生成するこ
とができる。

【００２３】

【実施例】以下、本発明を４ビットＡ／Ｄコンバータに
具体化した一実施例を図２，図３に従って説明する。

【００２４】尚、本実施例において、図４に示す従来例
と同じ構成については符号を等しくしてその詳細な説明
を省略する。制御装置２１は、上位ビット変換時にはＨ
レベルの制御信号Ｐ１，Ｌレベルの制御信号Ｐ２を出力
し、下位ビット変換時にはＬレベルの制御信号Ｐ１，Ｈ
レベルの制御信号Ｐ２を出力する。

【００２５】上位コンパレータ４１〜４３の各出力信号
（サーモメータ・コード）は、選択手段としての３連の
スイッチＳ５を介して２ビット・エンコーダ２２に入力
される。また、下位コンパレータ４４〜４６の各出力信
号は選択手段としての３連のスイッチＳ６を介して２ビ
ット・エンコーダ２２に入力される。そのスイッチＳ５
はＨレベルの制御信号Ｐ１に従って閉成され、Ｌレベル
の制御信号Ｐ１に従って開放される。また、スイッチＳ
６はＨレベルの制御信号Ｐ２に従って閉成され、Ｌレベ
ルの制御信号Ｐ２に従って開放される。

【００２６】判定手段およびコード生成手段としての２
ビット・エンコーダ２２は、スイッチＳ５またはスイッ
チＳ６を介して入力される入力信号CO２〜CO０を図３に
示す機能表に従ってエンコードし、２ビットのデジタル
コードDC１，DC０に変換して出力する。また、２ビット
・エンコーダ２２は上位ビット変換時にのみ、入力信号
CO２〜CO０に基づいて入力信号Ｖinのレベル領域に対応
する１つのスイッチＳ1 〜Ｓ4 をオンさせる。

【００２７】デジタルコードDC１はＤフリップフロップ
（data flip-flop）２３，２５の各データ入力端子Ｄに
入力され、デジタルコードDC０はＤフリップフロップ２
４，２６の各データ入力端子Ｄに入力される。また、Ｄ
フリップフロップ２３，２５の各クロック入力端子Ｃに
は制御装置２１の制御信号Ｐ１が入力され、Ｄフリップ
フロップ２４，２６の各クロック入力端子Ｃには制御信
号Ｐ２が入力される。各Ｄフリップフロップ２３〜２６
はそれぞれ、クロック入力端子ＣにＨレベルの制御信号
Ｐ１，Ｐ２が入力されたときのＤ入力端子のレベルを記
憶し、その記憶したレベルを各出力端子Ｑからそれぞれ
出力Ｄ3 〜Ｄ0 として出力する。

【００２８】次に、上記のように構成された２ステップ
パラレル型Ａ／ＤコンバータのＡ／Ｄ変換動作を説明す
る。例えば、入力アナログ信号Ｖinが０〜４〔Ｖ〕の範
囲にある場合、基準電圧Ｖr は４〔Ｖ〕に設定されてい
る。従って、基準電圧Ｖ1,Ｖ2,Ｖ3 はそれぞれ、１，
２，３〔Ｖ〕になる。ここで、入力アナログ信号Ｖin＝
2.4 〔Ｖ〕が入力されたとすると、以下の順序でＡ／Ｄ
変換動作が行われる。

【００２９】１）上位コンパレータ４１の出力信号はＬ
レベル、上位コンパレータ４２，４３の各出力信号はＨ
レベルになる。 ２）上位ビット変換時には制御装置２１からＨレベルの
制御信号Ｐ１，Ｌレベルの制御信号Ｐ２が出力されるた
め、スイッチＳ５は閉成し、スイッチＳ６は開放する。

【００３０】３）上位コンパレータ４１〜４３の出力信
号「Ｌ，Ｈ，Ｈ」がスイッチＳ５を介し、入力信号CO２
〜CO０として２ビット・エンコーダ２２に入力される。 ４）２ビット・エンコーダ２２は入力信号CO２〜CO０
「Ｌ，Ｈ，Ｈ」に基づいて、入力アナログ信号Ｖinが基
準電圧Ｖ2 と基準電圧Ｖ3 の間のレベル領域にあること
を判定する。そして、２ビット・エンコーダ２２は入力
アナログ信号Ｖin（＝2.4 〔Ｖ〕）に対応するスイッチ
Ｓ２をオンさせると共に、図３に示す機能表に従い、入
力信号CO２〜CO０「Ｌ，Ｈ，Ｈ」をデジタルコードDC
１，DC０「Ｈ，Ｌ」に変換して出力する。

【００３１】５）Ｈレベルの制御信号Ｐ１に基づいて、
Ｄフリップフロップ２３がデジタルコードDC１「Ｈ」を
記憶し、Ｄフリップフロップ２４がデジタルコードDC０
「Ｌ」を記憶する。

【００３２】６）スイッチＳ２がオンすることにより、
基準電圧Ｖa 〜Ｖc はそれぞれ、2.75，2.5 ，2.25
〔Ｖ〕になる。そのため、下位コンパレータ４４，４５
の各出力信号はＬレベル、下位コンパレータ４６の出力
信号はＨレベルになる。

【００３３】７）下位ビット変換時には制御装置２１か
らＬレベルの制御信号Ｐ１，Ｈレベルの制御信号Ｐ２が
出力されるため、スイッチＳ６は閉成し、スイッチＳ５
は開放する。

【００３４】８）下位コンパレータ４４〜４６の出力信
号「Ｌ，Ｌ，Ｈ」がスイッチＳ６を介し、入力信号CO２
〜CO０として２ビット・エンコーダ２２に入力される。 ９）２ビット・エンコーダ２２は、図３に示す機能表に
従い、入力信号CO２〜CO０「Ｌ，Ｌ，Ｈ」をデジタルコ
ードDC１，DC０「Ｌ，Ｈ」に変換して出力する。

【００３５】１０）Ｈレベルの制御信号Ｐ２に基づい
て、Ｄフリップフロップ２５がデジタルコードDC１
「Ｌ」を記憶し、Ｄフリップフロップ２６がデジタルコ
ードDC０「Ｈ」を記憶する。

【００３６】１１）入力アナログ信号ＶinのＡ／Ｄ変換
結果であるデジタルコードＤ3 〜Ｄ0 （Ｄフリップフロ
ップ２３〜２６の出力）は「Ｈ，Ｌ，Ｌ，Ｈ」になる。
このように本実施例においては、スイッチＳ５，Ｓ６を
設け、上位ビット変換時にはスイッチＳ５を閉成して上
位コンパレータ４１〜４３の出力を２ビット・エンコー
ダ２２に入力し、下位ビット変換時にはスイッチＳ６を
閉成して下位コンパレータ４４〜４６の出力を２ビット
・エンコーダ２２に入力する。２ビット・エンコーダ２
２は、上位コンパレータ４１〜４３の出力に基づいて上
位デジタルコードＤ3,Ｄ2 に相当するデジタルコードDC
1,DC0 を出力し、下位コンパレータ４4 〜４6 の出力に
基づいて下位デジタルコードＤ1,Ｄ0 に相当するデジタ
ルコードDC1,DC0 を出力する。すなわち、２ビット・エ
ンコーダ２２は、上位ビット変換時には従来例の上位２
ビット・エンコーダ４７と同様に動作し、下位ビット変
換時には従来例の下位２ビット・エンコーダ４８と同様
に動作する。

【００３７】このように本実施例においては、従来例の
両エンコーダ４７，４８を１つの２ビット・エンコーダ
２２に置き換えたことになる。尚、スイッチＳ５，Ｓ６
はアナログスイッチにより簡単な構成で具体化でき、そ
の回路規模は２ビット・エンコーダ４７，４８，２２に
比べて小さくなる。その結果、従来例より本実施例の方
が回路規模を小さくすることができる。

【００３８】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、Ｄフリップフロップ２３〜２６は出
力レジスタに置き換えてもよく、または省略してもよ
い。省略した場合は、上位デジタルコードＤ3,Ｄ2 と下
位デジタルコードＤ1,Ｄ0 とを同時に出力することがで
きなくなるため、Ａ／Ｄコンバータの次段の装置は適宜
にレジスタやラッチを設ければよい。

【００３９】また、上記実施例では判定手段とコード生
成手段とを兼用した２ビット・エンコーダ２２を設けた
が、判定手段としてのデコーダを２ビット・エンコーダ
２２とは別個に設けてもよい。

【００４０】

【発明の効果】以上詳述したように本発明によれば、２
ステップパラレル型Ａ／Ｄコンバータにおいて、上位お
よび下位エンコーダを１つのエンコーダに置き換えるこ
とにより、回路構成を簡単にして回路規模を小さくする
ことができる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を具体化した一実施例の回路図である。

【図３】一実施例の２ビット・エンコーダの機能表であ
る。

【図４】従来例の回路図である。

【符号の説明】

Ｒ 上位および下位比較電圧生成手段としての抵抗 Ｓ１〜Ｓ４ 上位および下位比較電圧生成手段としての
スイッチ ４１〜４３ 上位コンパレータ ４４〜４６ 下位コンパレータ Ｓ５，Ｓ６ 選択手段としてのスイッチ ２２ 判定手段およびコード生成手段としての２ビット
・エンコーダ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基準電圧を分圧し、その区分された各レ
   ベル領域の境界を上位比較電圧として出力する上位比較
   電圧生成手段（１）と、 入力アナログ電圧信号（Ｖin）と各上位比較電圧との大
   小を比較する複数の上位コンパレータ（２）と、 各上位コンパレータ（２）の出力信号から入力アナログ
   電圧信号（Ｖin）が前記区分された各レベル領域のどの
   レベル領域に属するかを判定する判定手段（３）と、 前記判定手段（３）が判定した入力アナログ電圧信号
   （Ｖin）の属するレベル領域を分圧し、その区分された
   各小レベル領域の電圧を下位比較電圧として出力する下
   位比較電圧生成手段（４）と、 入力アナログ電圧信号（Ｖin）と各下位比較電圧との大
   小を比較する複数の下位コンパレータ（５）と、 各上位コンパレータ（２）の出力信号を選択して出力し
   た後、各下位コンパレータ（５）の出力信号を選択して
   出力する選択手段（６）と、 各上位コンパレータ（２）の出力信号と各下位コンパレ
   ータ（５）の出力信号とを選択手段（６）を介してそれ
   ぞれ交互に入力し、両出力信号を同一のコード変換でエ
   ンコードし、各上位コンパレータ（２）の出力信号から
   入力アナログ電圧信号（Ｖin）における上位デジタルコ
   ード（ＤH ）を生成し、各下位コンパレータ（５）の出
   力信号から入力アナログ電圧信号（Ｖin）における下位
   デジタルコード（ＤL ）を生成するコード生成手段
   （７）とから構成したことを特徴とする２ステップパラ
   レル型Ａ／Ｄコンバータ。
2. 【請求項２】 コード生成手段（７）は一つのエンコー
   ダであって、判定手段（３）を兼用していることを特徴
   とする請求項１の２ステップパラレル型Ａ／Ｄコンバー
   タ。