JPH06311037A - エンコーダ及びそれを使用した並列動作型ａ／ｄ変換器 - Google Patents
エンコーダ及びそれを使用した並列動作型ａ／ｄ変換器Info
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- JPH06311037A JPH06311037A JP9998893A JP9998893A JPH06311037A JP H06311037 A JPH06311037 A JP H06311037A JP 9998893 A JP9998893 A JP 9998893A JP 9998893 A JP9998893 A JP 9998893A JP H06311037 A JPH06311037 A JP H06311037A
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Abstract
(57)【要約】
【目的】 並列動作型Ａ／Ｄ変換器の構成素子数及び消
費電力を低減する。 【構成】 エンコーダ（１−１〜１−Ｎ）はアナログ入
力信号の信号レベルが参照電圧を越える毎にアナログエ
ンコード信号を発生する。コンパレータ（２−１〜２−
Ｎ）はアナログエンコード信号をデジタル信号に変換す
る。コード変換部（３）はコンパレータ（２−１〜２−
Ｎ）で得られたデジタル信号を正しいバイナリコード
（出力コード）に変換する。遅延素子（４）はクロック
タイミングを調整する。 【効果】 従来手法に比べて少ない素子で、低消費電力
化を図ることができる。
費電力を低減する。 【構成】 エンコーダ（１−１〜１−Ｎ）はアナログ入
力信号の信号レベルが参照電圧を越える毎にアナログエ
ンコード信号を発生する。コンパレータ（２−１〜２−
Ｎ）はアナログエンコード信号をデジタル信号に変換す
る。コード変換部（３）はコンパレータ（２−１〜２−
Ｎ）で得られたデジタル信号を正しいバイナリコード
（出力コード）に変換する。遅延素子（４）はクロック
タイミングを調整する。 【効果】 従来手法に比べて少ない素子で、低消費電力
化を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ入力信号をＮ
ビット（Ｎは２以上の整数）の出力コード（デジタル信
号）に変換する並列動作型Ａ／Ｄ変換器に関する。
ビット（Ｎは２以上の整数）の出力コード（デジタル信
号）に変換する並列動作型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】図６に従来の並列動作型Ａ／Ｄ変換器を
示す。図示の並列動作型Ａ／Ｄ変換器はアナログ入力信
号をＮビットの出力コードに変換する回路である。並列
動作型Ａ／Ｄ変換器は、アナログ入力信号の信号レベル
を識別するための参照電圧を発生する参照電圧発生器を
有する。参照電圧発生器は、定電圧源１１と２N 個の抵
抗（第１乃至第２N の抵抗）１２−１乃至１２−２N と
から成り、２N 通りの参照電圧（第１乃至第２N の参照
電圧）を発生する。これら２N 通りの参照電圧は２N 個
のコンパーレタ（第１乃至第２N のコンパーレタ）２−
１乃至２−２N に供給される。第１乃至第２N のコンパ
ーレタ２−１乃至２−２N は、それぞれ、外部から供給
されるクロック信号に同期して、アナログ入力信号の信
号レベルと第１乃至第２N の参照電圧とを比較し、第１
乃至第２N の比較結果信号を出力する。これら２N 個の
比較結果信号は（２N −１）個の排他的オアゲート（第
１乃至第（２N −１）の排他的オアゲート）５−１乃至
５−（２N −１）に供給される。これら（２N −１）個
の排他的オアゲートは、２N 個のコンパーレタの出力状
態が変化する位置を検出するためのものである。
示す。図示の並列動作型Ａ／Ｄ変換器はアナログ入力信
号をＮビットの出力コードに変換する回路である。並列
動作型Ａ／Ｄ変換器は、アナログ入力信号の信号レベル
を識別するための参照電圧を発生する参照電圧発生器を
有する。参照電圧発生器は、定電圧源１１と２N 個の抵
抗（第１乃至第２N の抵抗）１２−１乃至１２−２N と
から成り、２N 通りの参照電圧（第１乃至第２N の参照
電圧）を発生する。これら２N 通りの参照電圧は２N 個
のコンパーレタ（第１乃至第２N のコンパーレタ）２−
１乃至２−２N に供給される。第１乃至第２N のコンパ
ーレタ２−１乃至２−２N は、それぞれ、外部から供給
されるクロック信号に同期して、アナログ入力信号の信
号レベルと第１乃至第２N の参照電圧とを比較し、第１
乃至第２N の比較結果信号を出力する。これら２N 個の
比較結果信号は（２N −１）個の排他的オアゲート（第
１乃至第（２N −１）の排他的オアゲート）５−１乃至
５−（２N −１）に供給される。これら（２N −１）個
の排他的オアゲートは、２N 個のコンパーレタの出力状
態が変化する位置を検出するためのものである。
【０００３】詳細に説明すると、第１の排他的オアゲー
ト５−１には第１及び第２の比較結果信号が供給され
る。同様に、第２の排他的オアゲート５−２には第２及
び第３の比較結果信号が供給される。第（２N −１）の
排他的オアゲート５−（２N −１）には第（２N −１）
の比較結果信号と第２N の比較結果信号とが供給され
る。一般に、第ｉ（１≦ｉ≦２N −１）の排他的オアゲ
ート５−ｉには第ｉの比較結果信号と第（ｉ＋１）の比
較結果信号とが供給される。第１乃至第（２N −１）の
排他的オアゲート５−１乃至５−（２N −１）はそれぞ
れ第１乃至第（２N−１）のゲート出力信号を出力す
る。
ト５−１には第１及び第２の比較結果信号が供給され
る。同様に、第２の排他的オアゲート５−２には第２及
び第３の比較結果信号が供給される。第（２N −１）の
排他的オアゲート５−（２N −１）には第（２N −１）
の比較結果信号と第２N の比較結果信号とが供給され
る。一般に、第ｉ（１≦ｉ≦２N −１）の排他的オアゲ
ート５−ｉには第ｉの比較結果信号と第（ｉ＋１）の比
較結果信号とが供給される。第１乃至第（２N −１）の
排他的オアゲート５−１乃至５−（２N −１）はそれぞ
れ第１乃至第（２N−１）のゲート出力信号を出力す
る。
【０００４】これら（２N −１）個のゲート出力信号は
エンコーダ３´に供給される。エンコーダ３´は（２N
−１）個のゲート出力信号をアナログ入力信号の信号レ
ベルに対応するエンコード値に変換する。クロック信号
は遅延素子４にも供給される。遅延素子４は、クロック
信号を遅延して遅延したクロック信号をエンコーダ３´
に供給する。すなわち、遅延素子４は、２N 個のコンパ
ーレタの動作とエンコーダの出力動作とを遅延同期させ
る働きを有する。
エンコーダ３´に供給される。エンコーダ３´は（２N
−１）個のゲート出力信号をアナログ入力信号の信号レ
ベルに対応するエンコード値に変換する。クロック信号
は遅延素子４にも供給される。遅延素子４は、クロック
信号を遅延して遅延したクロック信号をエンコーダ３´
に供給する。すなわち、遅延素子４は、２N 個のコンパ
ーレタの動作とエンコーダの出力動作とを遅延同期させ
る働きを有する。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のＡ／Ｄ変換器は、全並列型（フラッシュ型）構成のた
め、アナログ入力信号を比較するための２N 個のコンパ
レータと、それらの出力状態が変化する位置検出のため
にすべてのコンパレータ出力間に挿入される（２N −
１）の排他的オアゲートが必要となる。更に、（２N −
１）通りあるゲート出力をＮビットの出力コードに変換
するエンコーダは、それを構成するゲート数も多くな
る。
のＡ／Ｄ変換器は、全並列型（フラッシュ型）構成のた
め、アナログ入力信号を比較するための２N 個のコンパ
レータと、それらの出力状態が変化する位置検出のため
にすべてのコンパレータ出力間に挿入される（２N −
１）の排他的オアゲートが必要となる。更に、（２N −
１）通りあるゲート出力をＮビットの出力コードに変換
するエンコーダは、それを構成するゲート数も多くな
る。
【０００６】このように、従来のＡ／Ｄ変換器は、コン
パレータ数の多いことにより消費電力が大きくなるとい
う問題と、素子数が多いという問題がある。
パレータ数の多いことにより消費電力が大きくなるとい
う問題と、素子数が多いという問題がある。
【０００７】本発明の目的は構成素子数及び消費電力を
低減することができる並列動作型Ａ／Ｄ変換器を提供す
ることにある。
低減することができる並列動作型Ａ／Ｄ変換器を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明によるエンコーダ
は、アナログ入力信号の信号レベルを識別する複数の参
照電圧を発生する、定電圧源と抵抗列とからなる参照電
圧発生器と、一方のトランジスタのベースに参照電圧が
供給され、他方のトランジスタのベースにアナログ入力
信号が供給されて定電流を流すペアトランジスタ群と、
トランジスタに流れる電流をペアトランジスタ毎に左右
交互に流す負荷抵抗とを備えることを特徴とする。
は、アナログ入力信号の信号レベルを識別する複数の参
照電圧を発生する、定電圧源と抵抗列とからなる参照電
圧発生器と、一方のトランジスタのベースに参照電圧が
供給され、他方のトランジスタのベースにアナログ入力
信号が供給されて定電流を流すペアトランジスタ群と、
トランジスタに流れる電流をペアトランジスタ毎に左右
交互に流す負荷抵抗とを備えることを特徴とする。
【０００９】又、本発明による並列動作型Ａ／Ｄ変換器
は、アナログ入力信号をＮビット（Ｎは２以上の整数）
の出力コードに変換する並列動作型Ａ／Ｄ変換器におい
て、各々が上記エンコーダから成り、それぞれアナログ
入力信号を符号化して第１乃至第Ｎのアナログエンコー
ド信号を出力する第１乃至第Ｎのエンコーダと、外部か
らのクロック信号に同期して、ぞれぞれ第１乃至第Ｎの
アナログエンコード信号を第１乃至第Ｎのデジタル信号
に変換する第１乃至第Ｎのコンパレータと、第１乃至第
Ｎのデジタル信号をアナログ入力信号の信号レベルに対
応した前記出力コードに変換するコード変換部と、クロ
ック信号を遅延して、遅延したクロック信号をコード変
換部に供給し、第１乃至第Ｎのコンパレータの比較動作
とコード変換部の出力動作とを遅延同期させるため遅延
素子とを備えることを特徴とする。
は、アナログ入力信号をＮビット（Ｎは２以上の整数）
の出力コードに変換する並列動作型Ａ／Ｄ変換器におい
て、各々が上記エンコーダから成り、それぞれアナログ
入力信号を符号化して第１乃至第Ｎのアナログエンコー
ド信号を出力する第１乃至第Ｎのエンコーダと、外部か
らのクロック信号に同期して、ぞれぞれ第１乃至第Ｎの
アナログエンコード信号を第１乃至第Ｎのデジタル信号
に変換する第１乃至第Ｎのコンパレータと、第１乃至第
Ｎのデジタル信号をアナログ入力信号の信号レベルに対
応した前記出力コードに変換するコード変換部と、クロ
ック信号を遅延して、遅延したクロック信号をコード変
換部に供給し、第１乃至第Ｎのコンパレータの比較動作
とコード変換部の出力動作とを遅延同期させるため遅延
素子とを備えることを特徴とする。
【００１０】
【実施例】以下、図面を参照して本発明の実施例につい
て詳細に説明する。
て詳細に説明する。
【００１１】図２に本発明の一実施例によるエンコーダ
の構成を示す。図示のエンコーダは、定電圧源１１と、
抵抗Ｒ１〜Ｒ５からなる抵抗列１２と、トランジスタＱ
１〜Ｑ１０からなるペアトランジスタ群１３と、供給電
源１４と、第１及び第２の負荷抵抗１５及び１６とを備
えている。トランジスタＱ１〜Ｑ１０の各々はｎｐｎ形
トランジスタから成る。
の構成を示す。図示のエンコーダは、定電圧源１１と、
抵抗Ｒ１〜Ｒ５からなる抵抗列１２と、トランジスタＱ
１〜Ｑ１０からなるペアトランジスタ群１３と、供給電
源１４と、第１及び第２の負荷抵抗１５及び１６とを備
えている。トランジスタＱ１〜Ｑ１０の各々はｎｐｎ形
トランジスタから成る。
【００１２】ペアトランジスタ群１３において、図２に
示すように、トランジスタＱ１とＱ２、トランジスタＱ
３とＱ４、トランジスタＱ５とＱ６、トランジスタＱ７
とＱ８、及びトランジスタＱ９とＱ１０がそれぞれ対と
なっている。各ペアトランジスタを構成する対のトラン
ジスタのエミッタは互いに接続されて定電流源に接続さ
れている。トランジスタＱ１、Ｑ４、Ｑ５、Ｑ８、Ｑ９
のコレクタは第１の負荷抵抗１５に接続され、トランジ
スタＱ２、Ｑ３、Ｑ６、Ｑ７、Ｑ１０のコレクタは第２
の負荷抵抗１６に接続されている。トランジスタＱ１、
Ｑ３、Ｑ５、Ｑ７、Ｑ９のベースは抵抗列１２の分割点
に接続され、トランジスタＱ２、Ｑ４、Ｑ６、Ｑ８、Ｑ
１０のベースにはアナログ入力信号Ｖinが供給される。
第１及び第２の負荷抵抗１５及び１６の電位差はアナロ
グエンコード信号Ｖout として取り出される。
示すように、トランジスタＱ１とＱ２、トランジスタＱ
３とＱ４、トランジスタＱ５とＱ６、トランジスタＱ７
とＱ８、及びトランジスタＱ９とＱ１０がそれぞれ対と
なっている。各ペアトランジスタを構成する対のトラン
ジスタのエミッタは互いに接続されて定電流源に接続さ
れている。トランジスタＱ１、Ｑ４、Ｑ５、Ｑ８、Ｑ９
のコレクタは第１の負荷抵抗１５に接続され、トランジ
スタＱ２、Ｑ３、Ｑ６、Ｑ７、Ｑ１０のコレクタは第２
の負荷抵抗１６に接続されている。トランジスタＱ１、
Ｑ３、Ｑ５、Ｑ７、Ｑ９のベースは抵抗列１２の分割点
に接続され、トランジスタＱ２、Ｑ４、Ｑ６、Ｑ８、Ｑ
１０のベースにはアナログ入力信号Ｖinが供給される。
第１及び第２の負荷抵抗１５及び１６の電位差はアナロ
グエンコード信号Ｖout として取り出される。
【００１３】次の図２に示すエンコーダの動作について
説明する。定電圧源１１で発生する電圧は抵抗列１２に
より分割されて、分割点から参照電圧Ref Ａ、Ref Ｂ、
RefＣ、Ref Ｄ及びRef Ｅが出力される。ここで、参照
電圧はRef Ａ＜Ref Ｂ＜RefＣ＜Ref Ｄ＜Ref Ｅの関係
がある。これら参照電圧Ref Ａ、Ref Ｂ、Ref Ｃ、Ref
Ｄ及びRef Ｅは、それぞれ、トランジスタＱ１，Ｑ３，
Ｑ５，Ｑ７及びＱ９のベースに供給される。一方、トラ
ンジスタＱ２，Ｑ４，Ｑ６，Ｑ８及びＱ１０にはアナロ
グ入力信号Ｖinが供給される。各ペアトラジスタにおい
て、一方のトランジスタは、それ自身のベースに供給さ
れる電圧が対の他方のトランジスタのベースに供給され
る電圧よりも高ければオン状態となり、低ければオフ状
態となる。トランジスタがオン状態になった時に流れる
定電流Ｉc は、回路の供給電源１４から第１及び第２の
負荷抵抗１５及び１６を通ってトランジスタのコレクタ
に流れる。
説明する。定電圧源１１で発生する電圧は抵抗列１２に
より分割されて、分割点から参照電圧Ref Ａ、Ref Ｂ、
RefＣ、Ref Ｄ及びRef Ｅが出力される。ここで、参照
電圧はRef Ａ＜Ref Ｂ＜RefＣ＜Ref Ｄ＜Ref Ｅの関係
がある。これら参照電圧Ref Ａ、Ref Ｂ、Ref Ｃ、Ref
Ｄ及びRef Ｅは、それぞれ、トランジスタＱ１，Ｑ３，
Ｑ５，Ｑ７及びＱ９のベースに供給される。一方、トラ
ンジスタＱ２，Ｑ４，Ｑ６，Ｑ８及びＱ１０にはアナロ
グ入力信号Ｖinが供給される。各ペアトラジスタにおい
て、一方のトランジスタは、それ自身のベースに供給さ
れる電圧が対の他方のトランジスタのベースに供給され
る電圧よりも高ければオン状態となり、低ければオフ状
態となる。トランジスタがオン状態になった時に流れる
定電流Ｉc は、回路の供給電源１４から第１及び第２の
負荷抵抗１５及び１６を通ってトランジスタのコレクタ
に流れる。
【００１４】ここで、第１及び第２の負荷抵抗１５（Ｒ
L1）及び１６（ＲL2）とトランジスタＱｎ（ｎ＝１，
２，…，１０）を流れる電流をＩ（ＲL1）、Ｉ（ＲL2）
およびＩ（Ｑｎ）とすると、電流Ｉ（ＲL1）及びＩ（Ｒ
L2）は、ぞれぞれ、下記の数式１及び２で表わされる。
L1）及び１６（ＲL2）とトランジスタＱｎ（ｎ＝１，
２，…，１０）を流れる電流をＩ（ＲL1）、Ｉ（ＲL2）
およびＩ（Ｑｎ）とすると、電流Ｉ（ＲL1）及びＩ（Ｒ
L2）は、ぞれぞれ、下記の数式１及び２で表わされる。
【００１５】
【数１】
【００１６】
【数２】
【００１７】アナログ入力信号Ｖinが参照電圧Ref Ａよ
りも低いとき（Ｖin＜Ref Ａ）、参照側の全てのトラン
ジスタＱ１，Ｑ３，Ｑ５，Ｑ７及びＱ９がオンする。従
って、Ｉ（ＲL1）＝Ｉ（Ｑ１）＋Ｉ（Ｑ５）＋Ｉ（Ｑ
９）、Ｉ（ＲL2）＝Ｉ（Ｑ３）＋Ｉ（Ｑ７）となる。こ
こで、第１及び第１の負荷抵抗１５及び１６の抵抗値Ｒ
L1及びＲL2が抵抗値ＲL に等しければ（ＲL1＝ＲL2＝Ｒ
L ）、Ｉ（ＲL1）−Ｉ（ＲL2）＝Ｉc であり、アナログ
エンコード信号Ｖout として−ＲL Ｉc が現れる。
りも低いとき（Ｖin＜Ref Ａ）、参照側の全てのトラン
ジスタＱ１，Ｑ３，Ｑ５，Ｑ７及びＱ９がオンする。従
って、Ｉ（ＲL1）＝Ｉ（Ｑ１）＋Ｉ（Ｑ５）＋Ｉ（Ｑ
９）、Ｉ（ＲL2）＝Ｉ（Ｑ３）＋Ｉ（Ｑ７）となる。こ
こで、第１及び第１の負荷抵抗１５及び１６の抵抗値Ｒ
L1及びＲL2が抵抗値ＲL に等しければ（ＲL1＝ＲL2＝Ｒ
L ）、Ｉ（ＲL1）−Ｉ（ＲL2）＝Ｉc であり、アナログ
エンコード信号Ｖout として−ＲL Ｉc が現れる。
【００１８】アナログ入力信号Ｖinが参照電圧Ref Ａと
Ref Ｂとの間にあるとき（Ref Ａ＜Ｖin＜Ref Ｂ）、信
号側のトランジスタはＱ２のみがオンし、参照側のトラ
ンジスタはＱ３，Ｑ５，Ｑ７及びＱ９がオンする。従っ
て、Ｉ（ＲL1）＝Ｉ（Ｑ５）＋Ｉ（Ｑ９）、Ｉ（ＲL2）
＝Ｉ（Ｑ２）＋Ｉ（Ｑ３）＋Ｉ（Ｑ７）となり、Ｉ（Ｒ
L1）−Ｉ（ＲL2）＝−Ｉc である。その結果、アナログ
エンコード信号ＶoutとしてＲL Ｉc が現れる。以下、
同様である。
Ref Ｂとの間にあるとき（Ref Ａ＜Ｖin＜Ref Ｂ）、信
号側のトランジスタはＱ２のみがオンし、参照側のトラ
ンジスタはＱ３，Ｑ５，Ｑ７及びＱ９がオンする。従っ
て、Ｉ（ＲL1）＝Ｉ（Ｑ５）＋Ｉ（Ｑ９）、Ｉ（ＲL2）
＝Ｉ（Ｑ２）＋Ｉ（Ｑ３）＋Ｉ（Ｑ７）となり、Ｉ（Ｒ
L1）−Ｉ（ＲL2）＝−Ｉc である。その結果、アナログ
エンコード信号ＶoutとしてＲL Ｉc が現れる。以下、
同様である。
【００１９】図３にアナログ入力信号Ｖinとアナログエ
ンコード信号Ｖout との関係を示す。参照電圧を境にし
て、アナログエンコード信号Ｖout は交互に−ＲL Ｉc
とＲL Ｉc との間を変化することが分かる。
ンコード信号Ｖout との関係を示す。参照電圧を境にし
て、アナログエンコード信号Ｖout は交互に−ＲL Ｉc
とＲL Ｉc との間を変化することが分かる。
【００２０】尚、図２に示すエンコーダは、ペアトラン
ジスタ５対で構成されているが、一般に、対数はｍを自
然数として、（２ｍ＋１）対のものがエンコーダとして
使用可能である。
ジスタ５対で構成されているが、一般に、対数はｍを自
然数として、（２ｍ＋１）対のものがエンコーダとして
使用可能である。
【００２１】図１を参照すると、本発明の一実施例によ
る並列動作型Ａ／Ｄ変換器は、アナログ入力信号をＮビ
ット（Ｎは２以上の整数）の出力コードに変換する回路
である。
る並列動作型Ａ／Ｄ変換器は、アナログ入力信号をＮビ
ット（Ｎは２以上の整数）の出力コードに変換する回路
である。
【００２２】図示の並列動作型Ａ／Ｄ変換器は、第１乃
至第Ｎのエンコーダ１−１〜１−Ｎと、第１乃至第Ｎの
コンパレータ２−１〜２−Ｎと、コード変換部３と、遅
延素子４とを有する。第１乃至第Ｎのエンコーダ１−１
〜１−Ｎの各々は図２に示したエンコーダから成る。ア
ナログ入力信号に応答して、第１乃至第Ｎのエンコーダ
１−１〜１−Ｎはそれぞれアナログ入力信号を符号化し
て第１乃至第Ｎのアナログエンコード信号を出力する。
外部からのクロック信号に同期して、第１乃至第Ｎのコ
ンパレータ２−１〜２−Ｎはそれぞれ第１乃至第Ｎのア
ナログエンコード信号を第１乃至第Ｎのデジタル信号に
変換する。コード変換部３は第１乃至第Ｎのデジタル信
号をアナログ入力信号の信号レベルに対応した出力コー
ドに変換する。遅延素子４はクロック信号を遅延して、
遅延したクロック信号をコード変換部３に供給する。こ
れにより、第１乃至第Ｎのコンパレータ２−１〜２−Ｎ
の比較動作とコード変換部３の出力動作とを遅延同期さ
せる。換言すれば、コード変換部３は変換した出力コー
ドを遅延素子４により遅延したクロック信号に同期して
本Ａ／Ｄ変換器の出力データとして出力される。
至第Ｎのエンコーダ１−１〜１−Ｎと、第１乃至第Ｎの
コンパレータ２−１〜２−Ｎと、コード変換部３と、遅
延素子４とを有する。第１乃至第Ｎのエンコーダ１−１
〜１−Ｎの各々は図２に示したエンコーダから成る。ア
ナログ入力信号に応答して、第１乃至第Ｎのエンコーダ
１−１〜１−Ｎはそれぞれアナログ入力信号を符号化し
て第１乃至第Ｎのアナログエンコード信号を出力する。
外部からのクロック信号に同期して、第１乃至第Ｎのコ
ンパレータ２−１〜２−Ｎはそれぞれ第１乃至第Ｎのア
ナログエンコード信号を第１乃至第Ｎのデジタル信号に
変換する。コード変換部３は第１乃至第Ｎのデジタル信
号をアナログ入力信号の信号レベルに対応した出力コー
ドに変換する。遅延素子４はクロック信号を遅延して、
遅延したクロック信号をコード変換部３に供給する。こ
れにより、第１乃至第Ｎのコンパレータ２−１〜２−Ｎ
の比較動作とコード変換部３の出力動作とを遅延同期さ
せる。換言すれば、コード変換部３は変換した出力コー
ドを遅延素子４により遅延したクロック信号に同期して
本Ａ／Ｄ変換器の出力データとして出力される。
【００２３】次に、Ｎ＝４の場合を例にとって、第１乃
至第４のエンコーダ１−１〜１−４に供給される参照電
圧と、それから出力される第１乃至第４のアナログエン
コード信号と、４ビットの第１乃至第４のデジタル信号
を４ビットの出力コードに変換するコード変換部３の動
作について説明する。
至第４のエンコーダ１−１〜１−４に供給される参照電
圧と、それから出力される第１乃至第４のアナログエン
コード信号と、４ビットの第１乃至第４のデジタル信号
を４ビットの出力コードに変換するコード変換部３の動
作について説明する。
【００２４】４ビットのＡ／Ｄ変換を行うためには、図
２に示す５対のペアトランジスタを持つエンコーダ３個
と３対のペアトランジスタを持つエンコーダ１個とが必
要となる。これら４個のエンコーダの持つ定電圧源は全
て同一とし、参照電圧（１Ｖ，２Ｖ，……，１５Ｖとす
る）が下記の表１に示す値となるように、抵抗列１２の
各抵抗値を決める。
２に示す５対のペアトランジスタを持つエンコーダ３個
と３対のペアトランジスタを持つエンコーダ１個とが必
要となる。これら４個のエンコーダの持つ定電圧源は全
て同一とし、参照電圧（１Ｖ，２Ｖ，……，１５Ｖとす
る）が下記の表１に示す値となるように、抵抗列１２の
各抵抗値を決める。
【００２５】
【表１】
【００２６】図４に示すように、第１乃至第４のエンコ
ーダ１−１〜１−４が出力する第１乃至第４のアナログ
エンコード信号の状態は１６段階で全て異なるものとな
る。第１乃至第４のアナログエンコード信号はそれぞれ
第１乃至第４のコンパレータ２−１〜２−４により第１
乃至第４のデジタル信号に変換される。第１のデジタル
信号を最上位桁（ＭＳＢ）、第４のデジタル信号を最下
位桁（ＬＳＢ）として４ビットのコード列とみなして読
むと、図４に示す通りとなる。コード変換部３は、この
４ビットのコード列を、アナログ入力信号の信号レベル
の最低レベルを１６進符号の“０”、最高レベルを１６
進符号の“Ｆ”に変換する。
ーダ１−１〜１−４が出力する第１乃至第４のアナログ
エンコード信号の状態は１６段階で全て異なるものとな
る。第１乃至第４のアナログエンコード信号はそれぞれ
第１乃至第４のコンパレータ２−１〜２−４により第１
乃至第４のデジタル信号に変換される。第１のデジタル
信号を最上位桁（ＭＳＢ）、第４のデジタル信号を最下
位桁（ＬＳＢ）として４ビットのコード列とみなして読
むと、図４に示す通りとなる。コード変換部３は、この
４ビットのコード列を、アナログ入力信号の信号レベル
の最低レベルを１６進符号の“０”、最高レベルを１６
進符号の“Ｆ”に変換する。
【００２７】図５を参照すると、コード変換部３は、第
１乃至第４のデジタル信号を第１乃至第１６のデコード
信号Ｄ1 〜Ｄ16（図５でぞれぞれ１〜１６と付してあ
る）に変換する第１の論理ゲート回路（デコード回路）
を含む。ここで、第１乃至第８のデコード信号Ｄ1 〜Ｄ
8 及び第９乃至第１６のデコード信号Ｄ9 〜Ｄ16はそれ
ぞれ一つのみが“Ｈ”レベル状態となる。
１乃至第４のデジタル信号を第１乃至第１６のデコード
信号Ｄ1 〜Ｄ16（図５でぞれぞれ１〜１６と付してあ
る）に変換する第１の論理ゲート回路（デコード回路）
を含む。ここで、第１乃至第８のデコード信号Ｄ1 〜Ｄ
8 及び第９乃至第１６のデコード信号Ｄ9 〜Ｄ16はそれ
ぞれ一つのみが“Ｈ”レベル状態となる。
【００２８】コード変換部３は、さらに、第１乃至第１
６のデコード信号Ｄ1 〜Ｄ16を４ビットの出力コードに
変換する第２の論理ゲート回路（エンコーダ回路）を含
む。ここで、４ビットの出力コードをぞれぞれ第１の出
力コード（ＭＳＢ）Ｏ1 〜第４の出力コード（ＬＳＢ）
Ｏ4 と呼ぶとする。この場合、第２の論理ゲート回路
は、第１乃至第１６のデコード信号Ｄ1 〜Ｄ16から下記
の表２に示す論理に従って第１乃至第４の出力コードＯ
1 〜Ｏ4 を出力する。
６のデコード信号Ｄ1 〜Ｄ16を４ビットの出力コードに
変換する第２の論理ゲート回路（エンコーダ回路）を含
む。ここで、４ビットの出力コードをぞれぞれ第１の出
力コード（ＭＳＢ）Ｏ1 〜第４の出力コード（ＬＳＢ）
Ｏ4 と呼ぶとする。この場合、第２の論理ゲート回路
は、第１乃至第１６のデコード信号Ｄ1 〜Ｄ16から下記
の表２に示す論理に従って第１乃至第４の出力コードＯ
1 〜Ｏ4 を出力する。
【００２９】
【表２】
【００３０】尚、本発明は上記実施例に限定されるもの
ではなく、その他この発明の要旨を逸脱しない範囲で種
々変形しても同様に実施可能であることはいうまでもな
い。
ではなく、その他この発明の要旨を逸脱しない範囲で種
々変形しても同様に実施可能であることはいうまでもな
い。
【００３１】
【発明の効果】以上説明したように本発明の並列動作型
Ａ／Ｄ変換器は、Ｎ個のエンコーダと、Ｎ個のコンパレ
ータと、論理ゲートだけからなるコード変換部とから成
る回路構成で、ＮビットのＡ／Ｄ変換を行うことが出来
るので、従来のものよりも、構成素子数を減少させるこ
とができ、低消費電力化を図ることができるという効果
がある。
Ａ／Ｄ変換器は、Ｎ個のエンコーダと、Ｎ個のコンパレ
ータと、論理ゲートだけからなるコード変換部とから成
る回路構成で、ＮビットのＡ／Ｄ変換を行うことが出来
るので、従来のものよりも、構成素子数を減少させるこ
とができ、低消費電力化を図ることができるという効果
がある。
【図１】本発明の一実施例による並列動作型Ａ／Ｄ変換
器を示すブロック図である。
器を示すブロック図である。
【図２】図１に示した並列動作型Ａ／Ｄ変換器に使用さ
れるエンコーダを示すブロック図である。
れるエンコーダを示すブロック図である。
【図３】図２に示したエンコーダのアナログ入力信号と
出力との関係を示す図である。
出力との関係を示す図である。
【図４】４ビットのＡ／Ｄ変換を行う場合のアナログエ
ンコード信号と変換されるべき値の関係を示す図であ
る。
ンコード信号と変換されるべき値の関係を示す図であ
る。
【図５】４ビット→４ビットコード変換部の一部分を示
す図である。
す図である。
【図６】従来の並列動作型Ａ／Ｄ変換器を示すブロック
図である。
図である。
１−１〜１−Ｎ エンコーダ ２−１〜２−Ｎ コンパレータ ３ Ｎビット→Ｎビットコード変換部 ４ 遅延素子
Claims (3)
- 【請求項１】 アナログ入力信号の信号レベルを識別す
る複数の参照電圧を発生する、定電圧源と抵抗列とから
なる参照電圧発生器と、 一方のトランジスタのベースに参照電圧が供給され、他
方のトランジスタのベースに前記アナログ入力信号が供
給されて定電流を流すペアトランジスタ群と、 トランジスタに流れる電流をペアトランジスタ毎に左右
交互に流す負荷抵抗とを備えることを特徴とするエンコ
ーダ。 - 【請求項２】 アナログ入力信号をＮビット（Ｎは２以
上の整数）の出力コードに変換する並列動作型Ａ／Ｄ変
換器において、 各々が請求項１記載のエンコーダから成り、それぞれ前
記アナログ入力信号を符号化して第１乃至第Ｎのアナロ
グエンコード信号を出力する第１乃至第Ｎのエンコーダ
と、 外部からのクロック信号に同期して、ぞれぞれ前記第１
乃至第Ｎのアナログエンコード信号を第１乃至第Ｎのデ
ジタル信号に変換する第１乃至第Ｎのコンパレータと、 前記第１乃至第Ｎのデジタル信号を前記アナログ入力信
号の信号レベルに対応した前記出力コードに変換するコ
ード変換部と、 前記クロック信号を遅延して、遅延したクロック信号を
前記コード変換部に供給し、前記第１乃至第Ｎのコンパ
レータの比較動作と前記コード変換部の出力動作とを遅
延同期させるため遅延素子とを備えることを特徴とする
並列動作型Ａ／Ｄ変換器。 - 【請求項３】 前記コード変換部３は、第１乃至第Ｎの
デジタル信号を第１乃至第２N のデコード信号に変換す
るデコード回路と、前記第１乃至第２N のデコード信号
を前記出力コードに変換するエンコード回路とを有する
請求項２記載の並列動作型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9998893A JPH06311037A (ja) | 1993-04-27 | 1993-04-27 | エンコーダ及びそれを使用した並列動作型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9998893A JPH06311037A (ja) | 1993-04-27 | 1993-04-27 | エンコーダ及びそれを使用した並列動作型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06311037A true JPH06311037A (ja) | 1994-11-04 |
Family
ID=14262034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9998893A Withdrawn JPH06311037A (ja) | 1993-04-27 | 1993-04-27 | エンコーダ及びそれを使用した並列動作型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06311037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020153728A (ja) * | 2019-03-19 | 2020-09-24 | Tdk株式会社 | 角度センサおよび検出装置 |
-
1993
- 1993-04-27 JP JP9998893A patent/JPH06311037A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020153728A (ja) * | 2019-03-19 | 2020-09-24 | Tdk株式会社 | 角度センサおよび検出装置 |
| US11385043B2 (en) | 2019-03-19 | 2022-07-12 | Tdk Corporation | Angle sensor and detection device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |