JPH0712150B2

JPH0712150B2 - ディジタル・アナログ変換器

Info

Publication number: JPH0712150B2
Application number: JP60083819A
Authority: JP
Inventors: 孝之香高; 勝彦石田; 俊之高橋; 隆志尾形
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1985-04-19
Filing date: 1985-04-19
Publication date: 1995-02-08
Anticipated expiration: 2010-02-08
Also published as: DE3685772D1; EP0200970B1; DE3685772T2; JPS61242421A; US4727355A; EP0200970A3; EP0200970A2

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、出力レベルの大小にかかわらず、全高調波
歪を小さくすることができるディジタル・アナログ変換
器に関する。

〔従来の技術〕

微少信号時における歪を小さくし得るディジタル・アナ
ログ変換器（以下、DACという）として、仮数部DACと指
数部DACとからなるフローティングDACが知られている
が、このフローティングDACにおいては、低歪、高分解
能という利点を持つ反面、入力データを全ビット２進と
することかできず、扱い難いという欠点があった。

そこで、本出願人は、先に上記欠点を解決するDACを開
発し、特許出願をした（特願昭59-208749号）（特開昭6
1-87431号公報）。第５図は、このDACの構成を示すブロ
ック図であり、図において、。１は全ビット２進の入力
信号I₀〜I₁₅のうち連続するＮビットのデータを選択
し、この選択したＮビットのデータを仮数部DAC2へ供給
するデジタルシフタである。３はシフト数検出部であ
り、入力信号の上位所定ビットをデコードし、このデコ
ード出力をディジタルシフタ１と指数部DAC4とに供給す
る。

そして、ディジタルシフタ１はシフト数検出部３の出力
信号に基づき、２の補数によれば入力信号I₀〜I₁₅の絶
対値が大きくなるに従ってより上位側のＮビットを選択
するようになっており、指数部DAC4はシフト数検出部３
の出力信号に基づいて、出力Voutの指数値を作成するよ
うになっている。

〔発明が解決しようとする問題点〕

ところで、仮数部DACの分解能が高ければ（例えば、12
ビット程度）、ビット刻みが小さくなるから、高レベル
時における全高調波歪率が低くなって好ましい。しかし
ながら、仮数部DACは、12ビットの分解能となるように
製造したとしても、その精度が実際には10ビット程度し
か得られない場合が多く、このような場合は、高レベル
時における影響は少ないものの、低レベル時での全高調
波歪率が高くなるという問題が発生する。

一方、10ビット程度の精度の仮数部DACを製造すること
は比較的容易であるから、仮数部DACの分解能を10ビッ
トとして構成すれば低レベル時における全高調波歪率の
悪化の心配はなくなるが、高レベル時におけるビット刻
みが大となって、全高調波歪率が悪化する。

このように従来のDACにおいては、仮数部DACの分解能を
高くとるか低くとるかによって、低レベル時あるいは高
レベル時のどちらかにおいて全高調波歪率が悪くなると
いう問題があった。

この発明は、上述した問題に鑑みてなされたもので、低
レベルから高レベルに至る全レベル範囲において、全高
調波歪率を低くすることができるDACを提供することを
目的としている。

〔問題点を解決するための手段〕

この発明は、上述した問題点を解決するために、入力デ
ィジタル信号の有効ビット数を検出してビット数検出信
号を出力する検出手段と、前記ビット数検出信号が入力
されるディジタルシフト部であって、前記入力ディジタ
ル信号から一定数の連続するビットを抽出するととも
に、入力ディジタル信号の有効ビット数が小さくなるに
したがって抽出ビット位置を１ビットずつ下位側にシフ
トし、かつ、抽出ビット位置が最も下位側になった後は
抽出ビットを上位側から１ビットずつ削ることによって
抽出ビット数を減少させるディジタルシフト部と、この
ディジタルシフト部が抽出したディジタル信号をアナロ
グ信号に変換するとともに、前記有効ビット数が前記一
定数より少ない場合に前記ビット数検出信号に応じて変
換ビット数を少なくとも仮数変換部と、この仮数変換部
のアナログ出力信号を前記ビット数検出信号に応じてそ
のレベルをシフトする指数変換部とをを設けたものであ
る。

〔作用〕

アナログ出力信号レベルが大きい場合は、仮数変換部に
おける変換ビット数が多くなってビット刻みが小さくな
り、マタ、アナログ出力信号レベルが小さい場合は、仮
数変換部の変換ビット数が少なくなって分解能に対する
精度が高くなる。

〔実施例〕

以下、図面を参照してこの発明の実施例について説明す
る。

第１図は、この発明の一実施例の構成を示す回路図であ
る。この図に示すDACは16ビットのデータをアナログ信
号に変換するものであるが、１ビット（I₁₅）は符号ビ
ットであり、したがって、実質的に（絶対値としてみれ
ば）15ビットのデータをアナログ信号に変換するDACで
ある。

変換の原理は次の通りである。（被変換データが正であ
るとして説明する。） 16ビットのディジタルデータをアナログ信号に変換する
場合、理論的には16ビットのDACが最も精度がよい。し
かし、実際には16ビットのDACを実現することは難し
い。そこで、この実施例では、12ビット（符号１ビッ
ト、データ11ビット）のDACによって16ビット（符号１
ビット、データ15ビット）のディジタルデータをアナロ
グ信号に変換する。ここで、12ビットのDACを有効に使
用し、最も変換誤差（全高調波歪率）が小さくなるよう
にしている。

すなわち、まず、入力データの有効ビット数（データと
して有効なビット数）が15の場合（すなわち、I₁₄が"1"
の場合）、下位４ビットを無視し、11ビットのデータと
してD/A変換する。（この場合、勿論４ビット分の誤差
が発生するため、11ビット精度となる。）すなわち、第
１図において、ディジタルシフタ６が入力データI₁₄〜I
₄を抽出し、I₁₅と共に仮数部DAC7へ供給する。仮数部DA
C7は該データをアナログ電圧に変換し、指数部DAC9へ出
力する。指数部DAC9はアナログスイッチASW0をオンと
し、供給されたアナログ電圧をそのまま出力電圧Voutと
して出力する。いま、指数部DAC9の入力電圧をVinとす
ると、 Vout＝Vin…（１）次に、入力データの有効ビット数が14の場合（I₁₄が"
0"、I₁₃が"1"の場合）、入力データを１ビット上位側へ
シフトさせた後、上位から11ビットをD/A変換する。こ
の場合、下位３ビットを無視することとなり、下位４ビ
ットを無視する場合より精度がよくなる。但し、２進の
ディジタルデータを１ビット上位側にシフトした後（２
倍した後）D/A変換しているので、変換後のアナログ信
号は1/2とする必要がある。第１図においては、ディジ
タルシフタ６が入力データI₁₃〜I₃を抽出し、I₁₅と共に
仮数部DAC7へ供給する。仮数部DAC7は該データをアナロ
グ電圧に変換し、指数部DAC9へ出力する。指数部DAC9は
アナログスイッチASW1をオンとし、これにより供給され
たアナログ電圧を1/2にした後、出力端子Voutへ出力す
る。

ここで、第１図のDACは入力ディジタルデータの最大値
「011・・・11」（16ビット）（10進数表示で＋32767）
がアナログ電圧VDDに対応し、入力ディジタルデータ「0
00・・・00」（10進数表示で０）がアナログ電圧VDD/2
に対応し、入力ディジタルデータの最小値「100・・・0
0」（10進数表示で−32767）がアナログ電圧０に対応し
ている。すなわち、電圧VDD/2が入力ディジタルデータ
「０」に対応している。したがって、上述した「アナロ
グ電圧を1/2にした後・・・」の真の意味は、VDD/2を０
レベルと仮定した場合における1/2であり、実際には、 Vout＝｛Vin−（VDD/2）｝×1/2＋（VDD/2）…（２）なる電圧に変換した後出力することを意味している。

次に、入力データの有効ビット数が13の場合（I₁₄，I₁₃
が"0"、I₁₂が"1"の場合）、入力データを２ビット上位
側へシフトさせた後、上位から11ビットをD/A変換す
る。この場合、２ビット上位側にシフト（４倍）した後
D/A変換しているので、変換後の信号を1/4とする必要が
ある。第１図においては、ディジタルシフタ６が入力デ
ータI₁₂〜I₂を抽出し、仮数部DAC7へ供給する。仮数部D
AC7は該データをアナログ電圧に変換し、指数部DAC9へ
出力する。指数部DAC9は、アナログスイッチASW2をオン
として供給されたアナログ電圧を1/4にし、、出力端子V
outとして出力する。ここで、指数部DAC9が実際に出力
する電圧は次の電圧である。

Vout＝｛Vin−（VDD/2）｝×1/4＋（VSS/2）…（３）以下、入力データの有効ビット数が12、11の場合も、上
記と同様の処理が行われ、指数DAC9がアナログスイツチ
ASW3,ASW4を各々オンとして次の電圧を出力する。

Vout＝｛Vin−（VDD/2）｝×1/8＋（VDD/2）…（４） Vout＝｛Vin−（VDD/2）｝×1/16＋（VDD/2）…（５）以上のD/A変換方法は、指数部DAC9のアナログスイッチA
SW0〜ASW4をビットシフト数に応じて択一的に５段切り
換えを行っているため、仮数部12ビット（符号ビットを
含む）・指数部５段と言われる。なお、上記の変換方法
は従来から公知の方法である。

次に、有効ビット数が10ビット以下の場合について説明
する。有効ビット数が11ビット以上である時は、上述し
た方法が、仮数部DAC7を最も有効に活用する方法である
が、有効ビット数が10ビット以下の場合は、上述した方
法では仮数部DAC7を有効に活用しているとは言えない。
すなわち、有効ビット数11の仮数部DACで例えば有効ビ
ット数６ビット、５ビット等の低レベルの入力データを
変換すると、全高調波歪率が大きくなってしまうからで
ある。

そこで、この実施例においては、有効ビット数が10ビッ
ト以下の場合に、上記の処理に加えて、仮数部DAC7の構
成を自動的に偏向して仮数部DAC7のビット数を小さく
し、これにより、精度の向上（全高調波歪率の低減）を
図っている。

具体的には、有効ビット数が10ビットの場合に、まず、
ディジタルシフタ６が入力データを５ビットシフト（32
倍）して仮数部DAC7へ出力する。また、仮数部ビットシ
フト回路８は仮数部DAC7を11ビットのDACに変換する。
この結果、入力データは32倍とされて指数部DAC9へ供給
される。指数部DAC9は、アナログスイッチASW5をオンと
することにより、 Vout＝｛Vin−（VDD/2）｝×1/32＋（VDD/2）…（６）なる電圧を出力する。

次に、有効ビット数が９ビット以下の場合（第２図の10
進数で"511"〜512"）には、ディジタルシフタ６が入力
データを６ビットシフト（64倍）して有効ビットの最上
位ビットを含む連続した９ビットのデータを仮数部DAC7
へ出力する。また、仮数部ビットシフト回路８は仮数部
DAC7を10ビットのDACに変換する。この結果、入力デー
タは64倍とされて指数部DAC9へ供給される。指数部DAC9
は、アナログスイッチASW6をオンとすることにより、 Vout＝｛Vin−（VDD/2）｝×1/64＋（VDD/2）…（７）なる電圧を出力する。

なお、この明細書においては、上述した有効ビット数10
の場合を、仮数部11ビット（符号ビットを含む）・指数
部固定６段といい、有効ビット数９の場合を、仮数部11
ビット・指数部固定７段という。

以上入力データが正である場合について説明したが、次
に、入力データが負の場合について説明する。

まず、入力データが負の最大値の場合、正確には下位４
ビットの値に拘らず上位12ビットが、「100・・・00」
の場合、符号ビットを除く上位11ビット目まで（I₁₄〜I
₄）がディジタルシフタ６から仮数部DAC7にI₁₅と共に供
給され、仮数部DAC7の出力（指数部DAC9の入力Vin）は
略０となる。この時、指数部DAC9のアナログスイッチAS
W0がオンとなり、出力電圧が、 Vout＝０となる。

次に、入力データの有効ビット数が15の場合（I₁₄が"0"
の場合）、ディジタルシフタ６が入力データI₁₄〜I₄を
抽出し、仮数部DAC7へ供給する。仮数部DAC7は該データ
をアナログ電圧に変換し、指数部DAC9へ出力する。指数
部DAC9はアナログスイッチASW0をオンとし、供給された
アナログ電圧をそのまま出力電圧Voutとして出力する。

Vout＝Vin…（８）次に、入力データの有効ビット数が14の場合（I₁₄が"
1"、I₁₃が"0"の場合）、入力データを１ビット上位側へ
シフトさせた後、上位から11ビットをD/A変換する。す
なわち、ディジタルシフタ６が入力データI₁₃〜I₃を抽
出し、仮数部DAC7へ供給する。仮数部DAC7は該データを
アナログ電圧に変換し、指数部DAC9へ出力する。指数部
DAC9はアナログスイッチASW1をオンとし、これにより供
給されたアナログ電圧を1/2にした後、出力端子Voutへ
出力する。ここで、1/2は、VDD/2を０レベルと仮定した
場合における1/2であり、実際には、 Vout＝（VDD/2）−｛（VDD/2）−Vin｝×1/2…（９）なる電圧を出力する。その他の有効ビット数についても
基本的に上記と同様に考えることができる。

次に、上記実施例について詳述する。

第１図において、５は指数値検出部であり、入力ディジ
タルデータI₀〜I₁₅の有効ビット数（桁数）を検出し、1
5ビット〜10ビットの場合にそれぞれ信号S0〜S5を出力
し、９ビット以下の場合に信号S6を出力するものであ
る。この場合、指数値検出部５は、一端にデータI₁₅が
供給され、他端にI₉〜I₁₄が各々供給される６個のイク
スクルーシブオアゲートEXOR,EXOR……と、このイクス
クルーシブオアゲートEXORの各出力端に接続される６個
のインバータINV,INV……と、イクスクルーシブオアゲ
ートEXOR,EXOR……およびインバータINV,INV……の各出
力信号（○印）のアンドをとるアンドゲートAN,AN……
とからなっている。そして、指数値検出部５は、データ
I₁₅と異なるデータが、データI₁₄から教えて下位側何ビ
ット目に最初に検出されたかによって信号S0〜S6を出力
するようになっている。すなわち、データI₁₅と異なる
値がデータI₁₄において検出された場合は、信号S0を出
力し、データI₁₅と異なる値がデータI₁₃において最初に
検出された場合は、信号S1を出力する。以下、同様にし
て信号S2〜S5を出力し、データI₁₅と異なる値がデータI
₉においても検出されない場合は、信号S6を出力する。
この実施例の場合、入力ディジタルデータI₀〜I₁₅は２
の補数表示であるが、バイナリー表示ではI₁₅の符号を
反対にして考えれば良い。また、２つの補数表示で考え
ると、信号S0〜S6は入力ディジタルデータI₀〜I₁₅の絶
対値が1/2ⁿ（ｎは整数）と小さくなるにしたがって、信
号S0,S1,S2……S6が順に出力され、また、絶対値が「51
1」以下の場合は、常に信号S6が出力される。次に、符
号６はディジタルシフタであり、指数値検出部５から信
号S0〜S4が供給された場合には、入力データI₀〜I₁₄か
ら連続する11ビットのデータを選択して出力端T0〜T10
へ供給する。すなわち、信号S0が供給された場合は、入
力データI₄〜I₁₄を各々出力端T0〜T10へ供給し、信号S1
が供給された場合は、入力データI₃〜I₁₃を各々出力端T
0〜T10へ供給し、信号S2が供給された場合は、入力デー
タI₂〜I₁₂を各々出力端T0〜T10へ供給し、信号S3が供給
された場合は、入力データI₁〜I₁₁を各々出力端T0〜T10
へ供給し、信号S4が供給された場合には、入力データI₀
〜I₁₀を各々出力端T0〜T10へ供給する（第２図中の矢印
参照）。また、ディジタルシフタ６は、指数値検出部５
から信号S5が供給された場合には、入力データI₀〜I₉を
出力端T1〜T10へ各々供給し、信号S6が供給された場合
には、入力データI₀〜I₉を各々出力端T2〜T10へ供給す
る。この場合、ディジタルシフタ６は、信号S5が供給さ
れた場合には、出力端T0から任意の信号（すなわち、
“1"もしくは“0"信号）を出力し、信号S6が供給された
場合には、出力端T0,T1から任意の信号を出力するよう
になっている。なお、この実施例では、ディジタルシフ
タ６は入力された信号を出力する際に、その値を反転す
るように構成されている。

次に、７はＲ−2Rラダー抵抗群方式の仮数部DACであ
り、バッファ用のインバータと抵抗群とからなってい
る。この場合、仮数部DAC7の抵抗群を構成する各抵抗の
値は、すべて等しくR1となっている。また、仮数部DAC7
は12ビットのDAC（精度は10〜12ビット）として構成さ
れているが、最下位２ビットが各々２つの入力端に分岐
されている。そして、各ビットの分岐入力端は２個の直
列抵抗を介した後に接続され、さらに、この接続点P₁，
P₀が各々２個の抵抗を直列に介して上位側ラダー抵抗に
接続され、R1−2R1ラダー構成が保存されている。ま
た、仮数部DAC7の出力信号は、指数部DAC9の入力端に供
給される。

第１図に示す仮数部ビットシフト回路８は、仮数部DAC7
のビット数を制御する回路であり、イクスクルーシブオ
アゲートEXOR1,2、ノアゲートNOR1,2、および、インバ
ータINV1とからなっている。この場合、イクスクルーシ
ブオアゲートEXOR1の一方の入力端に供給される信号M1
（仮数部DAC7の第１ビットに対応）が信号W,Xに分岐さ
れて接続点P₁に供給され、イクスクルーシブオアゲート
EXOR2の一方の入力端に供給される信号M0（仮数部DAC7
の第０ビットに対応）が、信号Y,Zに分岐されて接続点P
₀に供給される。そして、仮数部ビットシフト回路８
は、信号S5,S6の各値によって、分岐入力端に供給され
る信号W,X,Y,Zの関係を、次表に示すように切り替え
る。

次に、第１図に示す９は、７段の指数部DACであり、ス
イッチング動作を行う７個のアナログスイッチASW0〜AS
W6と、Ｒ−2Rラダー抵抗群とからなっている。この場
合、Ｒ−2Rラダー抵抗群内の各抵抗の値は、すべて等し
く設定され、また、各アナログスイッチASW0〜ASW6は各
々信号S0〜S6が出力されると、オン状態となるように構
成されている。

いま、仮数部DAC7の出力をVinとすると、この指数部DAC
9の出力Voutは、入力データが正の場合、アナログスイ
ッチASW0〜ASW6の「オン」に応じて次のようになる。

ASW0・・・Vin ASW1・・・｛Vin−（VDD/2）｝×1/2＋（VDD/2）…（1
0） ASW2・・・｛Vin−（VDD/2）｝×1/4＋（VDD/2）…（1
1） ASW3・・・｛Vin−（VDD/2）｝×1/8＋（VDD/2）…（1
2） ASW4・・・｛Vin−（VDD/2）｝×1/16＋（VDD/2）…（1
3） ASW5・・・｛Vin−（VDD/2）｝×1/32＋（VDD/2）…（1
4） ASW6・・・｛Vin−（VDD/2）｝×1/64＋（VDD/2）…（1
5）この理由は次の通りである。いま、例えば、アナログス
イッチASW2のみがオンとなった場合について考察する。
まず、アナログスイッチASW5の右側端子とVDD/2端子と
の間の合成抵抗はＲである。したがって、アナログスイ
ッチASW4の右側端子とVDD/2端子との間の合成抵抗もＲ
である。同様にして、アナログスイッチASW2の右側端子
とVDD/2端子との間の合成抵抗もＲとなる。この結果、
出力電圧Voutは、 Vout（VDD/2）＋｛Vin−（VDD/2）｝×1/4…（16）となる。他のアナログスイッチがオンとなった場合も同
様である。

次に、入力データが負の場合、出力電圧Voutは、アナロ
グスイッチASW0〜ASW6の「オン」に応じて次のようにな
る。

ASW0・・・Vin ASW1・・・（VDD/2）−｛（VDD/2）−Vin｝×1/2…（1
7） ASW2・・・（VDD/2）−｛（VDD/2）−Vin｝×1/4…（1
8） ASW3・・・（VDD/2）−｛（VDD/2）−Vin｝×1/8…（1
9） ASW4・・・（VDD/2）−｛（VDD/2）−Vin｝×1/16…（2
0） ASW5・・・（VDD/2）−｛（VDD/2）−Vin｝×1/32…（2
1） ASW6・・・（VDD/2）−｛（VDD/2）−Vin｝×1/64…（2
2）この理由は次の通りである。いま、例えば、アナログス
イッチASW2のみがオンとなった場合、アナログスイッチ
ASW1、ASW2の各右側端子とVDD/2端子との間の合成抵抗
はいずれもＲである。この結果、アンログスイツチASW1
の右側端子の電圧は、（VDD/2）−｛VDD/2−Vin｝×1/2 となり、アナログスイッチASW2の右側端子の電圧は、（VDD/2）−｛VDD/2−Vin｝×1/4 となる。

次に、上述した構成によるこの実施例の動作を第２図を
参照して説明する。第２図は入力ディジタルデータ、信
号S0〜S6、仮数部DAC7における信号M2〜M11,W,X,Y,Z、
仮数部DAC7の分解能の対応関係を示す図である。

また、第２図における矢印はディジタルシフタ６が抽出
し仮数部DAC7へ出力する入力ディジタルデータのビット
を示している。この図に示すように、例えば信号S0が出
力される時はビットI₁₄〜I₄が抽出され、信号S6が出力
される時はビットI₈〜I₀が抽出される。

まず、入力データI₀〜I₁₅のレベルの大きさによって、
第２図に示すように信号S0〜S6のいずれかが出力され
る。そして、信号S0〜S6が出力されたときには、これに
応じてアナログスイッチASW0〜ASW6のいずれかがオンす
る。ここで、アナログスイッチASW0がオンした場合は、
仮数部DAC7の出力信号はアナログスイッチASW0を介して
そのまま利得１で出力端子から出力される。したがっ
て、最大出力レベルが0dBとなる。また、信号S1が出力
されたときは、仮数部DAC7の出力信号は、ラダー抵抗群
を通るため、1/2されてから出力され、最大出力レベル
は−6dBとなる。同様にして信号S2,S3,S4,S5,S6が出力
された場合の最大出力レベルは、各々−12dB,−18dB,−
24dB,−30dB,−36dBとなる。すなわち、ディジタルシフ
タ６におけるビット抽出位置が下位側にシフトするに従
って指数部DAC9の倍率が低下していく。ここで、ディジ
タルシフタ６の下位側シフト数をｎとすると、指数部DA
C9の倍率は、1/2ⁿになる。なお、信号S6が出力された場
合であって、入力ディジタル信号が「０」〜「255」あ
るいは「−１」〜「−256」の場合は、指数部DAC9の倍
率自体は1/2ⁿ（ｎ＝６のままであっても、入力ディジタ
ル信号の有効なビット数が１ビット少なくなるので、最
大出力レベルは−42dBとなる。

また、仮数部DAC7の変換ビット数は、以下のように変化
する。入力データI₀〜I₁₅のレベルが大きい場合、すな
わち、アナログ出力レベル（Vout）が−24dB以上の場合
は、信号S0〜S4のいずれかが出力される。信号S0〜S4が
出力された場合は、イクスクルーシブオアゲートEXOR1,
EXOR2が各々バッファとして作用するから、前述した第
１表に示すように、信号W,Xが各々信号M1に等しくな
り、信号Y,Zが各々信号M0に等しくなる。そして、信号
W,Xが共に信号M1に等しい場合は、信号M1が２個の分岐
入力から各々２個の直列抵抗を介して接続点P₁へ流れ込
み、結果的に、信号M1が１個の入力端から１個の抵抗を
介して接続点P₁へ流れ込むのと等価となる。また同様
に、信号Y,Zが共に信号M0に等しい場合は、信号M0が１
個の入力端から１個の抵抗を介して接続点P₀に流れ込む
のと等価となる。したがって、信号S0〜S4が出力された
場合は、仮数部DAC7は12ビットのDACとして動作する。
また、信号S0〜S4のいずれかが出力されている場合は、
ディジタルシフタ６が、入力データI₀〜I₁₄から連続す
る11ビットのデータを選択して出力端T0〜T10に供給す
る（第２図中の矢印参照）。このように、入力データの
レベルが大きい場合は、仮数部DAC7が12ビットのDACと
して動作し、これにより、ビット刻みが小となって高調
波歪が押さえられる。

次に、入力データI₀〜I₁₅のレベルがやや小さい場合
は、信号S5が出力される。そして、信号S5が出力される
と、信号もM1信号W,Xとの関係は上述した場合と変わら
ないが、信号M0と信号Y,Zとの関係が第１表に示すよう
になる。すなわち、信号がY,Zが信号M0の値によらず互
いに反転信号となる。そして、信号Y,Zが互いに反転レ
ベルとなると、信号Y,Zのいずれか一方が接地レベル、
他方が電源レベル（VDD）となるから、接続点P₀が中点
電位（VDD/2）となり、この結果、仮数部DAC7の最下位
ビットが消滅したのと等価となる。すなわち、仮数部DA
C7が11ビットのDACとして動作する。また、信号S5が出
力された時は、ディジタルシフタ６が入力データI₀〜I₉
を出力端T1〜T10へ供給するから、入力データの下位10
ビットが仮数部DAC7へ供給される。

次に、入力データI₀〜I₁₅のレベルがさらに小さい場合
は、信号S6が出力され、この結果、第１表に示すように
信号W,Xが互いに反転レベルとなり、また、信号Y,Zが互
いに反転レベルとなる。したがって、接続点P₁，P₀の電
位はともに中点電位（VDD/2）となり、仮数部DAC7の下
位２ビットが消滅する。すなわち、信号S6が出力された
場合は、仮数部DAC7は10ビットのDACとして動作する。
また、この場合は、ディジタルシフタ６が入力データI₀
〜I₈を各々出力端T2〜T10へ供給する。

このように、入力データI₀〜I₁₅のレベルが小さい場合
は、仮数部DAC7は11ビットあるいは10ビットのDACとし
て動作し、これにより、低出力レベル時における全高調
波歪の増加を防止している。

ここで、この実施例における全高調波歪の特性について
説明する。

第３図は、正弦波出力レベルに対する全高調波歪を示す
図である。全高調波歪とはS/Nのことであり、ディジタ
ル値の量子化エラーはビット数により決まる。

図において、数字「10」はその数字が属する斜めの帯が
10ビットのD/A変換器の全高調波歪率であることを示し
ている。数字「11」〜「16」も同様である。図に示すよ
うに、10ビット→11ビット→・・・→16ビットとS/Nが
２倍ずつよくなるのは、単にビット数が多くなるためで
あり、各ビットのS/N領域が右上がりになるのは、信号
レベルが1/2、1/4、・・・と変化することによってS/N
が悪化することを示している。この実施例のようなフロ
ーティングDAC（例えば仮数部12ビット、指数部５段）
においては、レベルが大きいところでは、シフト動作が
起こるので、量子化エラーもそれに対応して小となる。
従って、シフト動作が起こっているうちはS/Nが横ばい
となる。そして、シフト動作終了以降はS/Nが左上がり
となる。

以下、さらに具体的に説明する。

仮数部DAC16ビット（精度16ビット）を実現できれ
ばそれがベストであり、その場合の全高調波歪率は図に
おいて直線L1、L2で囲まれた領域となる。

仮数部DAC12ビット固定（精度12ビット）、指数部
５段の場合、全高調波歪率は、出力正弦波レベルが０〜
−24dBにおいて、シフト動作が起こるので、直線L3、L4
によって囲まれ領域に、出力正弦波レベルが−24dB以下
の場合は、直線L1、L2によって囲まれた領域になる。

仮数部DAC10ビット固定（精度10ビット）、指数部
７段の場合、全高調波歪率は、出力正弦波レベルが０〜
−36dBにおいてシフト動作が起こるので、直線L5、L6に
よって囲まれ領域に、出力正弦波レベルが−36dB以下の
場合は、直線L1、L2によって囲まれた領域になる。

上記との中間の特性を有するのが本実施例であ
る。

すなわち、本実施例は、入力データビット数大・・・仮数部12ビット、指数部５
段として使用入力データビット数小・・・仮数部11ビット、指数部６
段または仮数部10ビット、指数部７段として使用となっている。すなわち、本実施例の全高調波歪率は図
においてハッチングを付けた領域となる。

次に、第４図はこの実施例の一変形例を示す回路図示で
あり、最上位ビットに連動して精度補正を行う変形例で
ある。また、この場合の精度補正方法は、本出願人が先
に出願した特願昭59-212384号において示される方法で
あって、最下位ビットの下位側に補正用のビットを構成
し、この補正用のビットに与えるバイアスを制御して補
正を行うようにしている。

第４図において、10はMSBが“0"のときに補正を行う
か、“1"のときに補正を行うかを決定するイクスクルー
シブオアゲートであり、このイクスクルーシブオアゲー
ト10から“1"信号が出力されている時のみ補正が行われ
るようになっている。11は最下位ビットの1/2または1/4
の精度で補正を行う精度補正回路である。この場合、精
度補正回路11はナンドゲート12、ノアゲート13、ナンド
ゲート14を介して供給される制御信号A,B,Cの各値によ
って補正量が切替わるようになっている。ここで、制御
信号A,B,Cの補正量との関係を次表に示す。

また、信号S5,S6の双方もしくはいずれか一方が出力さ
れると、ナンドゲート12、ノアゲート13およびナンドゲ
ート14の各出力信号が各々“1",“0",“1"となり、結
局、制御信号A,B,Cが“0",“1",“0"となった場合と等
価となり、上述した第２表に示すように補正は行われな
い。すなわち、第４図に示す回路においては、仮数部DA
C7が12ビットで動作している場合のみに補正が行われる
ようになっている。

なお、上述した実施例においては、仮数部DAC7の最大ビ
ット数が12、指数部DAC9の段数が７の場合であったが、
仮数部DACのビット数と指数部DACのビット数をこの例と
は異なる値にしても同様の動作態様を得ることができ、
また、入力についても16ビットに限定されるものではな
い。

〔発明の効果〕

以上説明したように、この発明によれば、入力ディジタ
ルデータが低レベル時においてはD/A変換器の変換ビッ
ト数を減少させ、これにより、分解能に対する精度を高
くし、一方、入力ディジタルデータが高レベル時におい
ては、D/A変換器の変換ビット数を多くし、これによ
り、ビット刻みを小さくしている。この結果、低レベル
から高レベルに至る全レベル範囲において、全高調波歪
率を低くすることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は入力データと、信号S0〜S6、仮数部DAC7の出力、指
数部DAC9の出力の対応関係を示す図、第３図は同実施例
における全高調波歪率特性を示す特性図、第４図は同実
施例の一変形例の構成を示す回路図である。第５図は従
来のDACの構成を示すブロックである。５……指数変換部、６……ディジタルシフタ、７……仮
数部DAC、８……仮数部ビットシフト回路、９……指数
部DAC。

───────────────────────────────────────────────────── フロントページの続き (72)発明者高橋俊之静岡県浜松市中沢町10番１号日本楽器製造株式会社内 (72)発明者尾形隆志静岡県浜松市中沢町10番１号日本楽器製造株式会社内 (56)参考文献特開昭51−14016（ＪＰ，Ａ) 特開昭56−102118（ＪＰ，Ａ) 特開昭54−101076（ＪＰ，Ａ) 特開昭47−30255（ＪＰ，Ａ) 特公昭53−669（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】入力ディジタル信号の有効ビット数を検出
してビット数検出信号を出力する検出手段と、前記ビット数検出信号が入力されるディジタルシフト部
であって、前記入力ディジタル信号から一定数の連続す
るビットを抽出するとともに、入力ディジタル信号の有
効ビット数が小さくなるにしたがって抽出ビット位置を
１ビットずつ下位側にシフトし、かつ、抽出ビット位置
が最も下位側になった後は抽出ビットを上位側から１ビ
ットずつ削ることによって抽出ビット数を減少させるデ
ィジタルシフト部と、このディジタルシフト部が抽出したディジタル信号をア
ナログ信号に変換するとともに、前記有効ビット数が前
記一定数より少ない場合に前記ビット数検出信号に応じ
て変換ビット数を少なくする仮数変換部と、この仮数変換部のアナログ出力信号を前記ビット数検出
信号に応じてそのレベルをシフトする指数変換部とを具備することを特徴とするディジタル・アナログ変換
器。