JPS6188619A - Ｄ‐ａ変換器 - Google Patents
Ｄ‐ａ変換器Info
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- JPS6188619A JPS6188619A JP60212031A JP21203185A JPS6188619A JP S6188619 A JPS6188619 A JP S6188619A JP 60212031 A JP60212031 A JP 60212031A JP 21203185 A JP21203185 A JP 21203185A JP S6188619 A JPS6188619 A JP S6188619A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
- H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
- Supply And Distribution Of Alternating Current (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デコーダ配置により駆動される相互接続可能
な多数の個別信号源を有し、個別信号源が行列状に配置
されており、また変換すべきｎビット幅のディジタル語
の少なくとも上位部分が１つの列デコーダにより１つの
論理回路を中間に介して駆動されており、この論理１回
路のなかで現在駆動される個別信号源の列が決定され、
またその他の列の個別信号源の切換は抑制されるワンス
テップＤ−Ａ変換器に関する。
な多数の個別信号源を有し、個別信号源が行列状に配置
されており、また変換すべきｎビット幅のディジタル語
の少なくとも上位部分が１つの列デコーダにより１つの
論理回路を中間に介して駆動されており、この論理１回
路のなかで現在駆動される個別信号源の列が決定され、
またその他の列の個別信号源の切換は抑制されるワンス
テップＤ−Ａ変換器に関する。
このようなり−Ａ変換器はローロソバ特許出願公開第Ｅ
−Ａ ２−０４３８９７号公報から公知である。
−Ａ ２−０４３８９７号公報から公知である。
周知のようにＤ−Ａ変換器は、変換すべきディジタル信
号に相応して制御線を介して、重み付けされた信号源を
駆動し、それらの出力信号を加算して、アナログ値を形
成する。しかし、それ自体は公知の臨界的な語組合わせ
の切換、たとえば０１１１１から１００００への切換の
際に過電圧ピーク、いわゆるグリッチが生じ得る。その
原因は、同時に接続および遮断される信号源の遅延時間
の相違、またはビット線上のデータの非同期、および重
み付けされた信号源の相異なる許容差にある。
号に相応して制御線を介して、重み付けされた信号源を
駆動し、それらの出力信号を加算して、アナログ値を形
成する。しかし、それ自体は公知の臨界的な語組合わせ
の切換、たとえば０１１１１から１００００への切換の
際に過電圧ピーク、いわゆるグリッチが生じ得る。その
原因は、同時に接続および遮断される信号源の遅延時間
の相違、またはビット線上のデータの非同期、および重
み付けされた信号源の相異なる許容差にある。
このような過電圧ピークを回避するための１つの公知の
対策は、１つのサーモメータデコーダを介して駆動され
る個別信号源を利用することである。その際、デコーダ
によりディジタル値のビット値に対応付けられているデ
コーダ線とならんですべての他の低値のデコーダ線も個
別信号源の駆動のために能動化される。選択されるデコ
ーダ線の数の連続的増大の結果として、２進語の増大に
伴いそれぞれ１つの信号源しか接続されず、また２進語
の減少に伴いそれぞれ１つの信号源しか遮断されない。
対策は、１つのサーモメータデコーダを介して駆動され
る個別信号源を利用することである。その際、デコーダ
によりディジタル値のビット値に対応付けられているデ
コーダ線とならんですべての他の低値のデコーダ線も個
別信号源の駆動のために能動化される。選択されるデコ
ーダ線の数の連続的増大の結果として、２進語の増大に
伴いそれぞれ１つの信号源しか接続されず、また２進語
の減少に伴いそれぞれ１つの信号源しか遮断されない。
こうして、ごれらの語組合わせはすべての２進ビツトの
変化にもかかわらずただ１つの信号源の切換しか生じな
い。すなわち、複数個の信号源の切換に基づく切換ピー
クは生じ得ない。
変化にもかかわらずただ１つの信号源の切換しか生じな
い。すなわち、複数個の信号源の切換に基づく切換ピー
クは生じ得ない。
このようなワンステップＤ−Ａ変換器は雑誌［エレクト
ロ二カー（ＩＩ！１ｅｋｔｒｏｎｊｋｅｒ） Ｊ 、第
５号、１９７６年、第ＥＬＩ−ＥＬ８頁に記載されてい
る。しかし、この配置は、デコーダ、配線チャネルおよ
び多数の個別信号源を必要とするので、太きな面積を占
有する。すなわち、ｎビット幅のディジタル語を変換す
るために、１つの２０ステツプのデコーダおよび２０個
の個別信号源が必要である。この２ｎデコーダステツプ
へのファンインは高い周波数での応用を制限する。冒頭
に記載した種類のＤ−Ａ変換器は、行情報をデコートす
るため、直列回路で多数のＲＯＭを必要とするという欠
点を有する。
ロ二カー（ＩＩ！１ｅｋｔｒｏｎｊｋｅｒ） Ｊ 、第
５号、１９７６年、第ＥＬＩ−ＥＬ８頁に記載されてい
る。しかし、この配置は、デコーダ、配線チャネルおよ
び多数の個別信号源を必要とするので、太きな面積を占
有する。すなわち、ｎビット幅のディジタル語を変換す
るために、１つの２０ステツプのデコーダおよび２０個
の個別信号源が必要である。この２ｎデコーダステツプ
へのファンインは高い周波数での応用を制限する。冒頭
に記載した種類のＤ−Ａ変換器は、行情報をデコートす
るため、直列回路で多数のＲＯＭを必要とするという欠
点を有する。
従って、本発明の目的は、冒頭に記載した種類のＤ−Ａ
変換器の占有面積および回路費用を減少することである
。
変換器の占有面積および回路費用を減少することである
。
この目的は、本発明によれば、特許請求の範囲第１項に
記載のＤ−Ａ変換器により達成される。
記載のＤ−Ａ変換器により達成される。
本発明の実施態様は特許請求の範囲第２項ないし第７項
にあげられている。
にあげられている。
本発明は、２つのサーモメータデコーダを１つの信号源
行列と相互接続することに立脚している。
行列と相互接続することに立脚している。
１つのｍアウトオブ２ｎのデコーダの代わりにそれぞれ
２ｎ１２ステツプを有する２つのｍアウトオブ２ ｎ／
２のデコーダが使用されることは有利である。行列の交
点に行および列情報により１つのｍアウトオブ２ｎのデ
コーダのステップが模擬され得る。
２ｎ１２ステツプを有する２つのｍアウトオブ２ ｎ／
２のデコーダが使用されることは有利である。行列の交
点に行および列情報により１つのｍアウトオブ２ｎのデ
コーダのステップが模擬され得る。
配線費用は二次元の行列領域により減ぜられる。
それにより配線内のキャパシタンスが減ぜられ、このこ
とは高い周波数での作動を可能にする。また、このこと
はゲート通過時間の短縮、従ってまた変換時間の短縮に
通ずる。入力ステップの分割により変換器のファンイン
の減少および損失電力の減少が達成される。このことは
特に１チャネルＭＯＳテクノロジーで実現する際にあて
はまる。
とは高い周波数での作動を可能にする。また、このこと
はゲート通過時間の短縮、従ってまた変換時間の短縮に
通ずる。入力ステップの分割により変換器のファンイン
の減少および損失電力の減少が達成される。このことは
特に１チャネルＭＯＳテクノロジーで実現する際にあて
はまる。
なぜならば、通常のようにｍアウトオブ２ｎのデコーダ
内に使用されるナンド機能は２つよりも多い入力端を有
するものとしては実現困難であるからである。このよう
なナンド機能は最小間に減ぜられない追加的なゲートを
有する１つのＸ重ナントゲートの変換により実現されな
ければならない。
内に使用されるナンド機能は２つよりも多い入力端を有
するものとしては実現困難であるからである。このよう
なナンド機能は最小間に減ぜられない追加的なゲートを
有する１つのＸ重ナントゲートの変換により実現されな
ければならない。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図によれば、Ｄ−Ａ変換器は行列配置１内の１つの
信号源領域と、１つの行デコーダ２と、１つの列デコー
ダ３の後に接続されている第１の論理回路１２とを含ん
でいる。各行列点５内に１つの個別信号源、たとえば１
つの電流または電圧信号源が位置しており、これらの個
別信号源は両デコーダを介して１つの電流ハス１０を経
て相互接続され、その際に加算されたアナログ信号Ｊが
すべての電流ハス１０を一括する１つの導線を経て取出
され得る。
信号源領域と、１つの行デコーダ２と、１つの列デコー
ダ３の後に接続されている第１の論理回路１２とを含ん
でいる。各行列点５内に１つの個別信号源、たとえば１
つの電流または電圧信号源が位置しており、これらの個
別信号源は両デコーダを介して１つの電流ハス１０を経
て相互接続され、その際に加算されたアナログ信号Ｊが
すべての電流ハス１０を一括する１つの導線を経て取出
され得る。
変換すべきディジタル信号Ａ。ないしＡ７は両デコーダ
２．３にｎ本の平行なディジタル導線４を介して供給さ
れる。行デコーダ２は下位ビットＡｏないしＡ（。／２
）−１に対応付けられており、列デコーダ３は上位ビッ
トＡ ｎ／２ないしＡｎに対応付けられている。それぞ
れ２ ｎ１２ステツプに相応して２つのｍ７’＞ ）オ
ブ２ｎ／２のデコーダが必要である。行列１は２ｎ／２
×２ｎ／２個の個別信号源を含んでいる。第１図に示
されている例は８ビット幅のデータ語ＡｏないしＡ７に
対するものであり、従って１６Ｘ１６個の個別信号源を
含む１つの行列１が設けられている。行および列デコー
ダ２．３はサーモメータデコーダとして構成されている
。
２．３にｎ本の平行なディジタル導線４を介して供給さ
れる。行デコーダ２は下位ビットＡｏないしＡ（。／２
）−１に対応付けられており、列デコーダ３は上位ビッ
トＡ ｎ／２ないしＡｎに対応付けられている。それぞ
れ２ ｎ１２ステツプに相応して２つのｍ７’＞ ）オ
ブ２ｎ／２のデコーダが必要である。行列１は２ｎ／２
×２ｎ／２個の個別信号源を含んでいる。第１図に示
されている例は８ビット幅のデータ語ＡｏないしＡ７に
対するものであり、従って１６Ｘ１６個の個別信号源を
含む１つの行列１が設けられている。行および列デコー
ダ２．３はサーモメータデコーダとして構成されている
。
第２図には、どのようにして隣合うデコーダ線の論理演
算により、行デコーダのコーディングに相応してデコー
ダステップ付けが現在実行される列Ｘ、を決定する１つ
の追加的な情報Ｓ、が列デコーダ３の出力端に求められ
るかが例示されている。この情報は、下位の列線に対応
付けられているすべての列の信号源６を完全に能動的に
かつ行デコーダ２の状態に無関係に保ち、他方において
上位の列の信号源が能動化され得ないようにするために
利用される。
算により、行デコーダのコーディングに相応してデコー
ダステップ付けが現在実行される列Ｘ、を決定する１つ
の追加的な情報Ｓ、が列デコーダ３の出力端に求められ
るかが例示されている。この情報は、下位の列線に対応
付けられているすべての列の信号源６を完全に能動的に
かつ行デコーダ２の状態に無関係に保ち、他方において
上位の列の信号源が能動化され得ないようにするために
利用される。
図示されている例では行および列デコーダ２．３はｋま
たは１個のデコーダステップ（１（、ｉ＝０ないし１５
）を含んでいる。現在行ＺＶおよび列Ｘ１を介して選択
される個別信号源６を有する行列要素５は０ｔｉｔで示
されている。個別信号源６は１つの供給線９に接続され
ており、また出力側で１つの電流バス１０に接続されて
いる。その制御入力端は１つの論理回路７を介して、反
転された信号を与えられる付属の行線７試と、１つの別
の列線Ｅｌと、追加的な情報線Ｓｌとに接続されている
。駆動は１つのクロック線８を介して制御される１つの
同期化回路゛１１により同期化される。同期化回路１１
は論理回路７と当該の個別信号源６との間に接続されて
いる１つの電界効果トランジスタから成っている。行デ
コーダ２および列デコーダ３の情報は追加的情報と共に
行列点５で論理演算されて、個別信号源６に対する１つ
の制御信号を形成する。クロック線８、供給線９および
電流バス１０はすべての信号源Ｑｌｌｔに対して共通で
あり、図示されている例では、蛇行状に並び合う列を次
々と通過している。
たは１個のデコーダステップ（１（、ｉ＝０ないし１５
）を含んでいる。現在行ＺＶおよび列Ｘ１を介して選択
される個別信号源６を有する行列要素５は０ｔｉｔで示
されている。個別信号源６は１つの供給線９に接続され
ており、また出力側で１つの電流バス１０に接続されて
いる。その制御入力端は１つの論理回路７を介して、反
転された信号を与えられる付属の行線７試と、１つの別
の列線Ｅｌと、追加的な情報線Ｓｌとに接続されている
。駆動は１つのクロック線８を介して制御される１つの
同期化回路゛１１により同期化される。同期化回路１１
は論理回路７と当該の個別信号源６との間に接続されて
いる１つの電界効果トランジスタから成っている。行デ
コーダ２および列デコーダ３の情報は追加的情報と共に
行列点５で論理演算されて、個別信号源６に対する１つ
の制御信号を形成する。クロック線８、供給線９および
電流バス１０はすべての信号源Ｑｌｌｔに対して共通で
あり、図示されている例では、蛇行状に並び合う列を次
々と通過している。
第４図に示されている表から論理回路７の機能は明らか
である。すなわち、追加的情報線Ｓ１が論理“０”状態
にあり、かつ別の列線Ｅ、Ｍ論理“１”状態にあれば、
付属の行線２．の状態に無関係に、当該の列Ｘ＋のすべ
ての個別信号源６は遮断されている。追加的情報線Ｓ、
が論理“１”状態にあり、かつ別の列線Ｅｌが論理“Ｏ
”状態にあれば、付属の行線２．の状態に無関係に、当
該の列Ｘｉのずべての個別信号源６は接続されている。
である。すなわち、追加的情報線Ｓ１が論理“０”状態
にあり、かつ別の列線Ｅ、Ｍ論理“１”状態にあれば、
付属の行線２．の状態に無関係に、当該の列Ｘ＋のすべ
ての個別信号源６は遮断されている。追加的情報線Ｓ、
が論理“１”状態にあり、かつ別の列線Ｅｌが論理“Ｏ
”状態にあれば、付属の行線２．の状態に無関係に、当
該の列Ｘｉのずべての個別信号源６は接続されている。
追加的情報線Ｓｉも別の列線ＥＩも共に論理“１”状態
にあれば、付属の行線ＺＩｌの状態が論理“０”である
時には、行デコーダ２に相応して信号源要素Ｑｌｋの個
別信号源６はスイッチオンされ、他方付属の行線Ｚμの
状態が論理“１”である時には、信号源要素Ｑｌｋの個
別信号源６はスイッチオフされる。
にあれば、付属の行線ＺＩｌの状態が論理“０”である
時には、行デコーダ２に相応して信号源要素Ｑｌｋの個
別信号源６はスイッチオンされ、他方付属の行線Ｚμの
状態が論理“１”である時には、信号源要素Ｑｌｋの個
別信号源６はスイッチオフされる。
追加的情報線Ｓｌおよび別の列線Ｅｌ上の信号は、列デ
コーダ３の後に接続されている１つの論理回路１２のな
かで信号線ＸＩの信号から下記の論理演算式に従って発
生される。
コーダ３の後に接続されている１つの論理回路１２のな
かで信号線ＸＩの信号から下記の論理演算式に従って発
生される。
Ｅｌ−又ｌ および
Ｓ＋＝Ｅ＋°Ｅ＋−＋
ここで、Ｓｌは追加的情報線上の情報、Ｘ。
またはＥ、は列線または別の列線上の情報である。
第３図には、１６Ｘ１６個の個別信号源を含む１つの行
列１を有する例が示されている。この行列は個別重み付
けを介して反転された下位ビットλ。ないしλ３ （行
Ｚ１ないしＺ１６）に、また２進重み付けにより上位ビ
ットＡ４ないしＺ？ （列Ｘ１ないしＸ＋ａ）に駆動
されている。個別重み付けでは行Ｚｔないし２１６の駆
動は直接に２進語の４つの下位ビットを含む部分から導
き出される。
列１を有する例が示されている。この行列は個別重み付
けを介して反転された下位ビットλ。ないしλ３ （行
Ｚ１ないしＺ１６）に、また２進重み付けにより上位ビ
ットＡ４ないしＺ？ （列Ｘ１ないしＸ＋ａ）に駆動
されている。個別重み付けでは行Ｚｔないし２１６の駆
動は直接に２進語の４つの下位ビットを含む部分から導
き出される。
図面に示されているように、相応の宇イジタル線４ａが
それらの情報の重みに相応して重み付けられ、またそれ
ぞれｎ本の行線Ｚｉ＋（’ｎ＝ｏないし３）と接続され
ている。行列要素５、列デコーダ３および論理回路１２
の構成および機能は第２図で説明した例と一致している
。定義された出力位置としては情報ｘ、６＝ｏおよびＸ
ｌ−１である。
それらの情報の重みに相応して重み付けられ、またそれ
ぞれｎ本の行線Ｚｉ＋（’ｎ＝ｏないし３）と接続され
ている。行列要素５、列デコーダ３および論理回路１２
の構成および機能は第２図で説明した例と一致している
。定義された出力位置としては情報ｘ、６＝ｏおよびＸ
ｌ−１である。
重み付けおよび行デコーダに相応しての行列要素５の一
括による入力線の節減により、一層の面積節減および同
時に過電圧ピークの満足な抑制が達成される。
゛ 第５図および第６図には、臨界的な語組合わせの際の個
別信号源のそれぞれのスイッチング状態の概要が示され
ている。スイッチオンされた個別信号源はそれぞれ“×
”印により示されている。
括による入力線の節減により、一層の面積節減および同
時に過電圧ピークの満足な抑制が達成される。
゛ 第５図および第６図には、臨界的な語組合わせの際の個
別信号源のそれぞれのスイッチング状態の概要が示され
ている。スイッチオンされた個別信号源はそれぞれ“×
”印により示されている。
第１の例（第５図）では、ディジタル線Ａ７ないしＡｏ
上に存在するディジタル語００１００１１１からディジ
タル語００１０１０００への移行が示されている。行デ
コーダ２の出力端には付属の論理状ＢＨまたはＬが示さ
れており、また列デコーダ３には列線Ｘ１ないしＸｌ６
に属する信号が別の列線ＳＩおよび追加的情報線Ｅ ＋
−にに示されている。第１の状態１ａから第２の状態
Ｔｌａへの移行の際には、臨界的な語絹合わせにもがが
ねらず、単に行Ｚ８および列×３内の１つの個別信号源
が接続される。
上に存在するディジタル語００１００１１１からディジ
タル語００１０１０００への移行が示されている。行デ
コーダ２の出力端には付属の論理状ＢＨまたはＬが示さ
れており、また列デコーダ３には列線Ｘ１ないしＸｌ６
に属する信号が別の列線ＳＩおよび追加的情報線Ｅ ＋
−にに示されている。第１の状態１ａから第２の状態
Ｔｌａへの移行の際には、臨界的な語絹合わせにもがが
ねらず、単に行Ｚ８および列×３内の１つの個別信号源
が接続される。
第６図に示されている例では、２進＃ｇｏ１１１！１１
１ （状態＋ｂ）から１０００（１０００（状態ＩＴ
ｂ）への移行の際に車に行２１６および列Ｘ８内で１つ
の個別信号源が接続され、その際に行デコーダ２におけ
る状態の変化は個別信号源Ｑ １６．８の接続に対して
影響を与えないだけでなく、これらはもはやＥ８および
Ｓ８の変化により能動化されない。
１ （状態＋ｂ）から１０００（１０００（状態ＩＴ
ｂ）への移行の際に車に行２１６および列Ｘ８内で１つ
の個別信号源が接続され、その際に行デコーダ２におけ
る状態の変化は個別信号源Ｑ １６．８の接続に対して
影響を与えないだけでなく、これらはもはやＥ８および
Ｓ８の変化により能動化されない。
第７図には、列デコーダ３に使用されているものとして
、１つの４桁２進数語をデコードするための１つのり・
−モメータデコーダの回路構成が示されている。４つの
上位ビットＡ４ないしＡ？が入力変数として供給される
。出力側で列情報Ｘ１ないしＸ１１が取出され（Ｕる。
、１つの４桁２進数語をデコードするための１つのり・
−モメータデコーダの回路構成が示されている。４つの
上位ビットＡ４ないしＡ？が入力変数として供給される
。出力側で列情報Ｘ１ないしＸ１１が取出され（Ｕる。
各出力端に同一の長さの内部遅延時間を有する信号を得
るため、並列に接続されている信号路に比較して論理演
！要素を含んでいない信号路のなかにインバータが接続
されている。こうして、すべての個別信号源か同時に切
換えられる。
るため、並列に接続されている信号路に比較して論理演
！要素を含んでいない信号路のなかにインバータが接続
されている。こうして、すべての個別信号源か同時に切
換えられる。
第１図は本発明によるＤ−Ａ変換器の概要図、第２図は
第１図によるＩ〕−Ａ変換器の詳細図、第３図はもう１
つのＤ−Ａ変換器の詳細図、第４図は第２図および第３
図による配置に対する制御信号を表形式で示す図、第５
図および第〔１図はそれぞれ本発明による配置の臨界的
切換状態に対する例を示ず概要図、第７図は１つのザー
モメータデコーダの回路図である。 １・・・行列配置、２・・・行デコーダ、３・・・列デ
コーダ、５・・・行列点、６・・・個別信号源、７・・
・論理回路、８・・・クロック線、９・・・供給線、１
０・・・電流ハス、１２・・・論理回路。 ｑフ Ｎ（ｚ 一 ■ ゞ に１ Ｌｒ＞ Ｎ ＦＩ Ａ７・ Ａ４ ×２ 八７・・・・Ａ４
第１図によるＩ〕−Ａ変換器の詳細図、第３図はもう１
つのＤ−Ａ変換器の詳細図、第４図は第２図および第３
図による配置に対する制御信号を表形式で示す図、第５
図および第〔１図はそれぞれ本発明による配置の臨界的
切換状態に対する例を示ず概要図、第７図は１つのザー
モメータデコーダの回路図である。 １・・・行列配置、２・・・行デコーダ、３・・・列デ
コーダ、５・・・行列点、６・・・個別信号源、７・・
・論理回路、８・・・クロック線、９・・・供給線、１
０・・・電流ハス、１２・・・論理回路。 ｑフ Ｎ（ｚ 一 ■ ゞ に１ Ｌｒ＞ Ｎ ＦＩ Ａ７・ Ａ４ ×２ 八７・・・・Ａ４
Claims (1)
- 【特許請求の範囲】 １）デコーダ配置により駆動される相互接続可能な多数
の個別信号源（６）を有し、個別信号源（６）が行列状
に配置されており、また変換すべきｎビット幅のディジ
タル語（Ａ＿０ないしＡ＿ｎ＿−＿１）の少なくとも上
位部分が１つの列デコーダ（３）により１つの論理回路
（７、１２）を中間に介して駆動されており、この論理
回路のなかで現在駆動される個別信号源（６）の列が決
定され、またその他の列の個別信号源（６）の切換は抑
制されるワンステップＤ−Ａ変換器において、行デコー
ダ（２）がサーモメータデコーダとして構成されており
、論理回路（７、１２）が、 ａ）列デコーダ（３）の後に接続されており、列情報（
Ｘ＿ｉ）から１つの別の列情報（Ｅ＿ｉ）および１つの
追加的情報（Ｓ＿ｉ）を下記の論理演算式 Ｅ＿ｉ＝＠Ｘ＠＿ｉおよび Ｓ＿ｉ＝Ｅ＿ｉ・Ｅ＿ｉ＿−＿１ に従って導き出すための第１の論理回路（１２）と、 ｂ）それぞれ各個別信号源（６、Ｑ＿１＿ｋ）に対応付
けられており、各列に関する前記別の列情報（Ｅ＿ｉ）
、前記追加的情報（Ｓ＿ｉ）および当該列に付属の行情
報（Ｚ＿ｋ）から下記の論理演算表 ▲数式、化学式、表等があります▼ に従って当該列のすべての個別信号源の状態を決定する
第２の論理回路（７）と から成っており、 また論理回路（７）と当該の個別信号源（６）との間に
１つの同期化回路（１１）が接続されており、この同期
化回路がすべての他の同期化回路と共に１つの共通のク
ロック線（８）に接続されている ことを特徴とするＤ−Ａ変換器。 ２）１つの正方形行列（１）およびそれぞれ１つのｍア
ウトオブ２＾ｎ＾／＾２の行および列デコーダ（２、３
）が使用されていることを特徴とする特許請求の範囲第
１項記載のＤ−Ａ変換器。 ３）行列（１）が行ごとに直接に、変換すべきディジタ
ル語（Ａ＿０ないしＡ＿ｎ＿−＿１）の下位部分を介し
て駆動されていることを特徴とする特許請求の範囲第１
項または第２項記載のＤ−Ａ変換器。 ４）クロック線（８）が蛇行状に次々と行列のすべての
列を通過することを特徴とする特許請求の範囲第１項な
いし第３項のいずれか１項に記載のＤ−Ａ変換器。 ５）すべての個別信号源（６）が共通に１つの電流バス
（１０）に接続されていることを特徴とする特許請求の
範囲第４項記載のＤ−Ａ変換器。 ６）すべての個別信号源（６）が共通に１つの供給線（
９）に接続されていることを特徴とする特許請求の範囲
第４項または第５項記載のＤ−Ａ変換器。 ７）並列な信号路内で遅延時間等化を行うため、サーモ
メータデコーダ内にインバータが論理演算要素に対して
並列に接続されていることを特徴とする特許請求の範囲
第１項ないし第６項のいずれか１項に記載のＤ−Ａ変換
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3435715.7 | 1984-09-28 | ||
| DE3435715 | 1984-09-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188619A true JPS6188619A (ja) | 1986-05-06 |
Family
ID=6246661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212031A Pending JPS6188619A (ja) | 1984-09-28 | 1985-09-25 | Ｄ‐ａ変換器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4910514A (ja) |
| EP (1) | EP0176981B1 (ja) |
| JP (1) | JPS6188619A (ja) |
| AT (1) | ATE46236T1 (ja) |
| DE (1) | DE3572903D1 (ja) |
| DK (1) | DK439085A (ja) |
| FI (1) | FI853733L (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240716A (ja) * | 1985-04-17 | 1986-10-27 | Mitsubishi Electric Corp | ディジタルアナログコンバ−タ |
| GB8803431D0 (en) * | 1988-02-15 | 1988-03-16 | Gen Electric Co Plc | Digital to analogue convertors |
| JPH0250621A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | 論理回路 |
| US5059978A (en) * | 1990-12-20 | 1991-10-22 | Vlsi Technology, Inc. | Resistor-string digital to analog converters with auxiliary coarse ladders |
| JPH04329025A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | Ｄ／ａコンバータ |
| JPH05191290A (ja) * | 1991-10-07 | 1993-07-30 | Mitsubishi Electric Corp | Ｄ／ａ変換器 |
| KR930009431B1 (ko) * | 1991-12-31 | 1993-10-04 | 현대전자산업주식회사 | 2차원 대칭적 온도계형 매트릭스 디코더의 디지탈/아날로그 변환기 |
| JPH07212234A (ja) * | 1994-01-25 | 1995-08-11 | Hitachi Ltd | Ｄａ変換器およびそれを用いた周波数シンセサイザ |
| KR100218329B1 (ko) * | 1996-11-08 | 1999-09-01 | 구본준 | 고속 저전력 디지탈 아날로그 컨버터 |
| SE519578C2 (sv) | 1999-09-28 | 2003-03-18 | Ericsson Telefon Ab L M | D/A-omvandlingsförfarande och D/A-omvandlare |
| DE10052944C2 (de) * | 2000-10-25 | 2003-04-17 | Infineon Technologies Ag | Digital/Analog-Wandler |
| WO2003021790A2 (en) * | 2001-09-01 | 2003-03-13 | Technische Universiteit Eindhoven | Error optimization in digital to analog conversion |
| DE10331545A1 (de) | 2003-07-11 | 2005-02-10 | Infineon Technologies Ag | Digital-Analog-Wandler und Verfahren zur Digital-Analog-Wandlung |
| CN100527622C (zh) * | 2003-07-11 | 2009-08-12 | 先锋株式会社 | 数据传输方法、数据传输电路、输出电路、输入电路、半导体器件、电子装置 |
| US7474243B1 (en) * | 2007-09-13 | 2009-01-06 | Infineon Technologies Ag | Semiconductor device including switch that conducts based on latched bit and next bit |
| US9231546B2 (en) * | 2014-06-06 | 2016-01-05 | The Regents Of The University Of Michigan | Multi-dimensional array of impedance elements |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3217147A (en) * | 1961-11-28 | 1965-11-09 | Bell Telephone Labor Inc | Cumulative type decoder |
| US3940595A (en) * | 1974-05-30 | 1976-02-24 | American Medical Electronics Corporation | Electronic thermometer decoder and display system |
| US4016555A (en) * | 1975-04-07 | 1977-04-05 | Tyrrel Sylvan F | Signal converter |
| US4276543A (en) * | 1979-03-19 | 1981-06-30 | Trw Inc. | Monolithic triple diffusion analog to digital converter |
| JPS56153832A (en) * | 1980-04-30 | 1981-11-28 | Nec Corp | Digital to analog converter |
| US4733220A (en) * | 1985-10-04 | 1988-03-22 | Tektronix, Inc. | Thermometer-to-adjacent bindary encoder |
| US4586025A (en) * | 1985-10-04 | 1986-04-29 | Tektronix, Inc. | Error tolerant thermometer-to-binary encoder |
| US4691189A (en) * | 1986-05-23 | 1987-09-01 | Rca Corporation | Comparator with cascaded latches |
| DE3771408D1 (de) * | 1986-07-21 | 1991-08-22 | Itt Ind Gmbh Deutsche | Monolithisch integrierter digital/analog-wandler. |
-
1985
- 1985-09-25 JP JP60212031A patent/JPS6188619A/ja active Pending
- 1985-09-27 DK DK439085A patent/DK439085A/da not_active Application Discontinuation
- 1985-09-27 EP EP85112291A patent/EP0176981B1/de not_active Expired
- 1985-09-27 FI FI853733A patent/FI853733L/fi not_active IP Right Cessation
- 1985-09-27 AT AT85112291T patent/ATE46236T1/de not_active IP Right Cessation
- 1985-09-27 DE DE8585112291T patent/DE3572903D1/de not_active Expired
-
1988
- 1988-11-28 US US07/277,534 patent/US4910514A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| ATE46236T1 (de) | 1989-09-15 |
| FI853733L (fi) | 1986-03-29 |
| DE3572903D1 (en) | 1989-10-12 |
| EP0176981B1 (de) | 1989-09-06 |
| EP0176981A1 (de) | 1986-04-09 |
| US4910514A (en) | 1990-03-20 |
| DK439085D0 (da) | 1985-09-27 |
| DK439085A (da) | 1986-03-29 |
| FI853733A0 (fi) | 1985-09-27 |
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