JPS6374322A - アナログ・デイジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、特に半導体装置によって構成され、抵抗に
よるマトリクス回路（Ｒストリンゲス回路）によって構
成されるようにした逐次比較型のアナログ・ディジタル
（Ａ／Ｄ）変換回路に関する。

［従来の技術］ 抵抗を直列的に接続した抵抗回路を用いた逐次比較型の
Ａ／Ｄ変換回路にあっては、抵抗アレイをマトリクス状
に配列し、このマトリクスの各タップに対して列状にア
ナログスイッチを配設設定するように構成しているもの
で、このアナログスイッチをＸデコーダによって選択し
てオン制御し、各行に選択したタップの電圧を出力させ
るようにする。そして、Ｙデコーダでは１本の行線を選
択して、この行線から必要なタップ電圧を出力させるよ
うにしているものである。

このような抵抗をマトリクス状に配列して構成されるＡ
／Ｄ変換回路は、構成が充分に簡単となるものであり、
半導体装置で効果的に構成できるものであるが、Ａ／Ｄ
変換の分解能を１ビツト増加させるためには、タップ数
を２倍としなければならない。そして、このため行線を
および列線の寄生容量が、分解能の増加と共に増加する
ようになる。

このような寄生容量の増加は、各タップ部分からの基準
電圧の読み出しのための時間の増加を招くものであり、
これはＡ／Ｄ変換速度の低下、変換精度の劣化の原因と
なるものである。

上記読み出し時間の短縮を図るためには、抵抗マトリク
ス回路を構成する各抵抗の値を低いものとすればよいも
のであるが、この抵抗の値にはプロセス上で限界があり
、あまり低い値とすることができない。ここで、クロム
抵抗のように抵抗値の低い材料によって抵抗回路を構成
することも考えられるものであるが、このような材料を
用いて抵抗マトリクス回路を構成するようにすると、よ
り製造プロセスの複雑化を招くようになる。

［発明が解決しようとする問題点］ この発明は上記のような点に鑑みなされたもので、抵抗
を用いて構成したマトリクス回路によって逐次比較型の
Ａ／Ｄ変換回路を構成するようにしているものであり、
特に選択されるタップに寄生する容量を減少させ、基準
電圧の読み出し時間が短縮されるようにして、変換速度
さらに変換精度が向上されるようにするアナログ・ディ
ジタル変換回路を提供しようとするものである。

［問題点を解決するための手段］ すなわち、この発明に係るアナログ・ディジタル変換回
路は、抵抗を用いたマトリクスを複数に分割するように
しているものであり、この各分割された抵抗マトリクス
回路は行および列方向に並べて配設されるようにする。

そして、上記各抵抗マトリクス回路には、それぞれＸデ
コーダを設けるものであり、また行方向に並ぶ抵抗マト
リクス回路群には共通となるように行線の１つを選択さ
せるアナグスイッチ回路を設け、このスイッチ回路をＹ
デコーダで制御して行線の１つを選択させ、上記Ｙデコ
ーダで指定されるアナログスイッチを介して導出される
信号を出力信号として取出されるようにしているもので
ある。

［作用］ 上記のように構成されるアナログ・ディジタル変換回路
にあっては、各抵抗マトリクス回路それぞれにおいてＸ
デコーダが設定されるものであり、各抵抗マトリクス回
路毎に列線が選択制御されるようになる。したがって、
各Ｘデコーダで制御される列線は、分割設定される各抵
抗マトリクス回路選択単位に設定されるものであるため
、その各行線の寄生容量は充分に減少された状態とされ
るものであり、アナログ・ディジタル変換精度が効果的
に向上され、その変換分解能が向上され、変換速度の向
上にも大きな効果が発揮されるものである。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの抵抗回路を用いた逐次比較型のＡ／Ｄ変換
回路の構成を示している。このＡ／Ｄ変換回路は、４組
のＲストリンゲスによる抵抗マトリクス回路１１１〜１
１４によって構成されているものであり、この抵抗マト
リクス回路１１１〜１１４は行および列の方向にそれぞ
れ並ぶように配列設定されるものである。、すなわち、
ＲストリンゲスによるＡ／Ｄ変換回路が４分割されたよ
うな状態となっている。

上記４分割された状態の各抵抗マトリクス回路１１１〜
１１４は、それぞれ複数の抵抗１２を行方向に直列に接
続した複数の抵抗回路を有するものであり、この複数の
抵抗回路の各抵抗の接続部分て共通に交差するように複
数の行線１３が設定されているものである。そして、こ
の各行線１３と上記抵抗回路の抵抗相互の接続部分との
交差部となるタップ部には、上記交差部それぞれが半導
体スイッチ素子１４によって接続されるようになってい
るものであり、上記スイッチ素子１４は列線１５からの
信号によってオン・オフ制御されるようになっている。

そして、上記４分割された各抵抗マトリクス回路１１１
−１１４には、それぞれＸデコーダ１８１〜１８４が設
定されているものであり、この各Ｘデコーダ１８１〜１
［ｉ４からそれぞれ発生される列線信号によって、抵抗
マトリクス１１１〜１１４のそれぞれ列線が選択的に制
御されるようになっている。

また、上記４組の抵抗マトリクス回路１１１〜１１４は
、行方向に並ぶグループでブロック化して構成されるも
ので、この各ブロック゛に対応する抵抗マトリクス回路
群それぞれに対応してアナログスイッチ回路１７１．１
７２が設けられている。このアナログスイッチ回路１７
１　、１７２は、１本の行線それぞれに対応して独立的
に制御されるスイッチ素子を有するように構成されてい
るもので、この各スイッチ素子の入力側はそれぞれ対応
する行線に接続され、上記各スイッチ素子のそれぞれ出
力側は、各スイッチ回路１７１および１７２それぞれで
一括され、出力ライン１８１および１８２に導かれて、
出力回路１８に導かれるようになっている。

上記アナログスイッチ回路１７１および１７２は、それ
ぞれＹデコーダＩ９によって制御されるようになってい
るものであり、このＹデコーダ１９からの指令によって
アナログスイッチ回路１７１　、１７２の１つが選択さ
れオン制御されるようになっている。

２０は左右に分割された抵抗マトリクス回路群を接続す
る配線である。

すなわち、上記のように構成されるＡ／Ｄ変換回路にあ
っては、入力ディジタルデータに基づいてＸデコーダ１
８１−１６４およびＹデコーダ１９が制御されるもので
あり、入力ディジタルデータに対応したタップが選択さ
れ、この選択されたタップを介して上記入力ディジタル
データに対応するアナログ状の電圧信号が出力されるよ
うになるものである。

第２図は逐次比較動作時にＲストリンゲスによる抵抗マ
トリクスからの出力電圧Ｖｒの変化の状態を示したもの
である。

Ｘデコーダによって選択されたタップの電位は、そのタ
ップ部のスイッチ素子１４を介して行線１３に出力され
るものであるが、その１本の行線１３には通常列線の数
に等しい数のスイッチ素子１４が接続されている。この
各々のスイッチ素子には、それぞれジャンクション容量
が存在するものであり、このジャンクション容量が負荷
となって、スイッチ素子が制御されても、そのタップ電
位は直ぐには所定の電位まで上昇されない。上記第２図
において逐次比較の出力電圧Ｖｒの波形がこの状態を示
しているものでＭＳＢの比較時に要する時間が最も大き
くなっている。

この出力電圧Ｖｒが所定の電位まで上昇するに必要な時
間は、Ａ／Ｄ変換速度に影響するものであり、この変換
速度を低下させる大きな要因となっている。

上記実施例に示したＡ／Ｄ変換回路にあっては、複数例
えば４組に分割された抵抗マトリクス回路１１１−１１
４によって構成されているものであり、したがって１本
の行線に接続されるスイッチ素子の数が充分に減少され
るようになっている。具体的には、上記のように４分割
することなく　Ａ／Ｄ変換回路を構成した場合に比較し
て、各行線に接続されるスイッチ素子の数が半分となる
ものであり、したがって各行線において存在する負荷容
量が充分に減少されるようになって、Ａ／Ｄ変換速度が
効果的に向上されるものである。

上記実施例では抵抗マトリクスを４分割した状態で示し
たが、これは２分割して１本の行線に接続されるスイッ
チ素子の数を減少させるようにしても同等の効果が発揮
されるものであり、もちろんさらに大きな数に分割する
ようにしてもよいものである。

［発明の効果コ 以上のようにこの発明に係るアナログ・＝イジタル変換
回路にあっては、各行線に存在する負荷容量が充分に減
少されるようになるものであり、したがって基準電圧の
読み出し時間が短縮されて変換速度が確実に向上される
ようになると共に、その変換精度も効果的に向」ニされ
るようになるものである。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るアナログ・ディジタ
ル変換回路を説明する構成図、第２図は抵抗マトリクス
によるＡ／Ｄ変換回路の出力電圧の状態を説明する図で
ある。 １１１〜１１４・・・抵抗マトリクス回路、１２抵抗、
１３・・・行線、１４・・・スイッチ素子、１５・・・
列線、１８１〜１６４・・・Ｘデコーダ、１７１　、１
７２・・・アナログスイッチ回路、１９・・・Ｙデコー
ダ。 出願人代理人　弁理士　鈴　江　武　彦第２図

Claims (1)

1. 【特許請求の範囲】 それぞれ複数の抵抗を行方向に直列接続して構成した複
   数の抵抗回路、およびこの抵抗回路それぞれの各抵抗の
   接続部で交差するように配設した行線を備え、この各行
   線と上記抵抗回路とのそれぞれ交差部で、この両者をス
   イッチ素子によって結合するように構成した、行および
   列方向に並べて配設される複数の抵抗マトリクス回路と
   、この複数の抵抗マトリクス回路それぞれに設けられ、
   上記列方向に並ぶスイッチ素子にそれぞれ列線を介して
   選択動作信号を供給する複数のＸデコーダと、 上記行方向に並ぶ複数の抵抗マトリクス回路からなる回
   路群それぞれで共通になるように設定され、この回路群
   の行線を選択出力させる複数のスイッチ回路と、 上記各スイッチ回路に読み出し行線を指定するＹデコー
   ダとを具備し、 上記スイッチ回路から導出される信号が出力信号として
   取り出されるようにしたことを特徴とするアナログ・デ
   ィジタル変換回路。