JPH0777353B2 - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
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- JPH0777353B2 JPH0777353B2 JP63076784A JP7678488A JPH0777353B2 JP H0777353 B2 JPH0777353 B2 JP H0777353B2 JP 63076784 A JP63076784 A JP 63076784A JP 7678488 A JP7678488 A JP 7678488A JP H0777353 B2 JPH0777353 B2 JP H0777353B2
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- Japan
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- circuit
- resistance
- output
- digital data
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル・アナログ変換を高精度に効率よく
行うデジタル・アナログ変換器に関するものである。
行うデジタル・アナログ変換器に関するものである。
従来の技術 第４図に従来の抵抗分圧方式のデジタル・アナログ変換
器（以下、D/A変換器と称す。）の構成例を示す。
器（以下、D/A変換器と称す。）の構成例を示す。
従来の抵抗分圧方式のD/A変換器は、変換するデジタル
データを格納するｎビットのレジスタ１と、基準電源＋
VREFとアース間に直列に接続された（2n＋１）個の抵抗
と前記各抵抗間に設けられた2n個の端子から前記レジス
タ１の出力に対応する１端子を選択する樹木状に接続さ
れた２（2n−１）個のアナログスイッチ回路からなる抵
抗回路網２と、前記抵抗回路網２の出力インピーダンス
を小さくするインピーダンス変換回路３で構成される。
抵抗回路網２の２（2n＋１）個の抵抗列は、入出力伝達
曲線の理想的な値との誤差を最小にするため、両端がR/
2で他が全てＲの値となっている。
データを格納するｎビットのレジスタ１と、基準電源＋
VREFとアース間に直列に接続された（2n＋１）個の抵抗
と前記各抵抗間に設けられた2n個の端子から前記レジス
タ１の出力に対応する１端子を選択する樹木状に接続さ
れた２（2n−１）個のアナログスイッチ回路からなる抵
抗回路網２と、前記抵抗回路網２の出力インピーダンス
を小さくするインピーダンス変換回路３で構成される。
抵抗回路網２の２（2n＋１）個の抵抗列は、入出力伝達
曲線の理想的な値との誤差を最小にするため、両端がR/
2で他が全てＲの値となっている。
変換されるデジタルデータは、レジスタ１に格納され、
前記レジスタ１の出力端100（D0〜Dn-1）より、樹木状
に接続された２（2n−１）個のアナログスイッチ回路に
選択信号として供給される。その結果、入力デジタルデ
ータに対応するアナログスイッチ回路がオンし、2n個の
端子中の１端子が選択される。ｎビットの場合、入力デ
ータのパターンにかかわらず、抵抗列の端子からの出力
はｎ個のアナログスイッチ回路を直列に通って抵抗回路
網２の出力端200に出力され、出力インピーダンス変換
回路３を経て、入力デジタルデータに対応するアナログ
電圧が、出力端300から出力される。
前記レジスタ１の出力端100（D0〜Dn-1）より、樹木状
に接続された２（2n−１）個のアナログスイッチ回路に
選択信号として供給される。その結果、入力デジタルデ
ータに対応するアナログスイッチ回路がオンし、2n個の
端子中の１端子が選択される。ｎビットの場合、入力デ
ータのパターンにかかわらず、抵抗列の端子からの出力
はｎ個のアナログスイッチ回路を直列に通って抵抗回路
網２の出力端200に出力され、出力インピーダンス変換
回路３を経て、入力デジタルデータに対応するアナログ
電圧が、出力端300から出力される。
発明が解決しようとする課題 第４図に示す抵抗分圧方式D/A変換器は、基準電源＋V
REFとGND間に直列に結ばれた抵抗で構成されているた
め、各抵抗にばらつきを生じても、VREF側のタップの出
力は、必ず、GND側のタップの出力より高くなる。した
がって、単調増加性は保証されている。
REFとGND間に直列に結ばれた抵抗で構成されているた
め、各抵抗にばらつきを生じても、VREF側のタップの出
力は、必ず、GND側のタップの出力より高くなる。した
がって、単調増加性は保証されている。
しかし前述のようにｎビットの場合、入力デジタルデー
タのパターンにかかわらず抵抗列の端子電圧が、ｎ個の
アナログスイッチ回路を直列に通るため、信号経路に入
る全アナログスイッチ回路のオン抵抗が増大し、出力ア
ナログ電圧が安定するまでの時間が長くなる。
タのパターンにかかわらず抵抗列の端子電圧が、ｎ個の
アナログスイッチ回路を直列に通るため、信号経路に入
る全アナログスイッチ回路のオン抵抗が増大し、出力ア
ナログ電圧が安定するまでの時間が長くなる。
またビット数が１ビット増加するごとに抵抗とアナログ
スイッチ回路の数がそれぞれ２倍になり、IC内に占める
面積も２倍になってIC製造コストにはね返ることにな
る。
スイッチ回路の数がそれぞれ２倍になり、IC内に占める
面積も２倍になってIC製造コストにはね返ることにな
る。
特にD/A変換器を負帰還制御系に用い、出力アナログ電
圧を負帰還制御系の帰還出力として用いる場合のよう
に、出力が常にある特定の値に収束する場合には、高精
度の要求される区間は収束側近傍のみで、零点およびフ
ルスケール点近傍ではそれほど高い精度は必要ない。こ
のような負帰還制御系に第４図に示した従来のD/A変換
器、特に集積回路化されたビット数の大きいD/A変換器
を用いると、チップ面積ばかり大きくなって、D/A変換
精度はそれほど向上しないという問題がある。
圧を負帰還制御系の帰還出力として用いる場合のよう
に、出力が常にある特定の値に収束する場合には、高精
度の要求される区間は収束側近傍のみで、零点およびフ
ルスケール点近傍ではそれほど高い精度は必要ない。こ
のような負帰還制御系に第４図に示した従来のD/A変換
器、特に集積回路化されたビット数の大きいD/A変換器
を用いると、チップ面積ばかり大きくなって、D/A変換
精度はそれほど向上しないという問題がある。
本発明はこのような従来の問題を解決するD/A変換器を
提供するものである。
提供するものである。
課題を解決するための手段 本発明は、変換すべきデジタルデータを格納するレジス
タの出力をエンコーダでエンコードして選択信号を作成
し、一方、基準電源間に接続された抵抗回路を抵抗値の
異なる複数の区間に分けるとともに、各区間毎にスイッ
チマトリックス回路を設け、前記選択信号を前記各スイ
ッチマトリックス回路に加え、所定のアナログスイッチ
回路をオンオフ制御することによって各区間毎に前記抵
抗回路の各抵抗間の端子の１つを選択し、前記スイッチ
マトリックス回路の出力を電流増幅して変換すべきデジ
タルデータに対応するアナログ電圧を得るものである。
タの出力をエンコーダでエンコードして選択信号を作成
し、一方、基準電源間に接続された抵抗回路を抵抗値の
異なる複数の区間に分けるとともに、各区間毎にスイッ
チマトリックス回路を設け、前記選択信号を前記各スイ
ッチマトリックス回路に加え、所定のアナログスイッチ
回路をオンオフ制御することによって各区間毎に前記抵
抗回路の各抵抗間の端子の１つを選択し、前記スイッチ
マトリックス回路の出力を電流増幅して変換すべきデジ
タルデータに対応するアナログ電圧を得るものである。
作用 このようにすれば、たとえビット数が多くなっても抵抗
回路の抵抗およびスイッチマトリックス回路のアナログ
スイッチ回路の数は余り増加しない。このためアナログ
スイッチ回路のオン抵抗の影響が少なくなり、出力アナ
ログ電圧が速やかに安定する。また集積回路化したとき
のチップ面積の増加も抑えられる。さらに抵抗回路の抵
抗値を各区間毎に適切に設定することにより、変換精度
のよいD/A変換器が得られる。
回路の抵抗およびスイッチマトリックス回路のアナログ
スイッチ回路の数は余り増加しない。このためアナログ
スイッチ回路のオン抵抗の影響が少なくなり、出力アナ
ログ電圧が速やかに安定する。また集積回路化したとき
のチップ面積の増加も抑えられる。さらに抵抗回路の抵
抗値を各区間毎に適切に設定することにより、変換精度
のよいD/A変換器が得られる。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図に本発明による抵抗分圧方式のD/A変換器の構成
図を示す。本発明のD/A変換器は、変換するデジタルデ
ータを格納するｎビットのレジスタ４と、前記レジスタ
４の出力端400に出力されるｎビットのデータD0〜Dn-1
をエンコードし、出力端500,501,502にそれぞれ１，A
1〜na，Ana，０，B0〜nb，Bnb，１，C1〜
nc，Cncの信号を出力するエンコーダ５と、高精度の
必要な中心値近傍と精度の必要ないフルスケール点と零
点の近傍とで異なる値の抵抗を基準電源間に直列に接続
した抵抗回路６と、前記抵抗回路６の全端子の中から前
記エンコーダ５の出力に対応した端子を選択するための
抵抗値の異なる区間毎に樹木状に接続されたスイッチマ
トリックス回路701,702,703と、前記スイッチマトリッ
クス回路701〜703で選択され、出力端700に出力された
アナログ信号を電流増幅し、出力端800にアナログ電圧
として出力するためのインピーダンス変換回路８とで構
成されている。なお、第１図では抵抗回路６とスイッチ
マトリックス回路701〜703を総称してスイッチマトリッ
クス回路群７としている。
図を示す。本発明のD/A変換器は、変換するデジタルデ
ータを格納するｎビットのレジスタ４と、前記レジスタ
４の出力端400に出力されるｎビットのデータD0〜Dn-1
をエンコードし、出力端500,501,502にそれぞれ１，A
1〜na，Ana，０，B0〜nb，Bnb，１，C1〜
nc，Cncの信号を出力するエンコーダ５と、高精度の
必要な中心値近傍と精度の必要ないフルスケール点と零
点の近傍とで異なる値の抵抗を基準電源間に直列に接続
した抵抗回路６と、前記抵抗回路６の全端子の中から前
記エンコーダ５の出力に対応した端子を選択するための
抵抗値の異なる区間毎に樹木状に接続されたスイッチマ
トリックス回路701,702,703と、前記スイッチマトリッ
クス回路701〜703で選択され、出力端700に出力された
アナログ信号を電流増幅し、出力端800にアナログ電圧
として出力するためのインピーダンス変換回路８とで構
成されている。なお、第１図では抵抗回路６とスイッチ
マトリックス回路701〜703を総称してスイッチマトリッ
クス回路群７としている。
以下、中心近傍が10ビット精度、両端が４ビット精度の
D/A変換器を例にとってその動作を説明する。前記抵抗
回路６は、第２図に示す入出力特性を持たせるため、全
体を４ビット（16区間）に分割し、中心近傍の4/16（Ｂ
区間）を抵抗値の小さな257個（８ビット）の抵抗R
2（但し区間の両端は、R2/2）で構成し、残りの両側6/1
6ずつ（A,C区間）をそれぞれ抵抗値の大きな５個の抵抗
R1と区間の両端がR1/2の７個で構成している。従ってAB
およびBCの境界の端子間は、（R1＋R2）/2の抵抗とな
る。また全体の入出力特性のゲインを一定にするため、
抵抗R1,R2の比はR1／R2＝64（210／24）に選ばれてい
る。
D/A変換器を例にとってその動作を説明する。前記抵抗
回路６は、第２図に示す入出力特性を持たせるため、全
体を４ビット（16区間）に分割し、中心近傍の4/16（Ｂ
区間）を抵抗値の小さな257個（８ビット）の抵抗R
2（但し区間の両端は、R2/2）で構成し、残りの両側6/1
6ずつ（A,C区間）をそれぞれ抵抗値の大きな５個の抵抗
R1と区間の両端がR1/2の７個で構成している。従ってAB
およびBCの境界の端子間は、（R1＋R2）/2の抵抗とな
る。また全体の入出力特性のゲインを一定にするため、
抵抗R1,R2の比はR1／R2＝64（210／24）に選ばれてい
る。
第３図に前記抵抗回路６の端子を選択するためのスイッ
チマトリックス回路701〜703の選択信号を作成するエン
コーダ５の具体構成を示す。第３図ではレジスタ４が10
ビットの場合のエンコーダ５の構成を示す。レジスタ４
からの10ビットの入力デジタルデータD0〜D9がエンコー
ダ５に入力される。エンコーダ５では、第３図に示す論
理回路によって10ビットの入力デジタルデータD0〜D9か
らＡ区間（上位４ビットの入力デジタルデータD6〜D9に
よる変換区間）、Ｂ区間（下位８ビットの入力デジタル
データD0〜D7による変換区間）、Ｃ区間（上位４ビット
の入力デジタルデータD6〜D9による変換区間）の各区間
毎に接続された樹木状のスイッチマトリックス回路701
〜703に加える14ビットの選択信号A1〜A3,B0〜B7,C1〜C
3を作成する。ただし、Ａ区間の選択信号A1〜A3及びＣ
区間の選択信号C1〜C3はそれぞれ、入力デジタルデータ
の上位４ビットD6〜D9から合成されるので、D/A変換器
のＡ区間及びＣ区間は４ビット精度になる。そして、Ｂ
区間の選択信号B0〜B7は、入力デジタルデータの下位８
ビットD0〜D7から合成されるので、Ｂ区間は選択信号を
10ビットの入力デジタルデータにした場合と同等の精
度、つまり10ビットの精度となる。さらに各選択信号の
一部をそれぞれインバータ（図示せず）によって反転
し、逆相の選択信号１〜３，０〜７，１〜
３を作成する。スイッチマトリックス回路701〜703で
は、前記エンコーダ５からの選択信号によって所定のア
ナログスイッチ回路がオンし、抵抗回路６の268個の端
子からレジスタ４に取り込まれた10ビットの入力デジタ
ルデータに対応した１端子が選択され、最大８個のアナ
ログスイッチを経てインピーダンス変換器８に入力され
る。
チマトリックス回路701〜703の選択信号を作成するエン
コーダ５の具体構成を示す。第３図ではレジスタ４が10
ビットの場合のエンコーダ５の構成を示す。レジスタ４
からの10ビットの入力デジタルデータD0〜D9がエンコー
ダ５に入力される。エンコーダ５では、第３図に示す論
理回路によって10ビットの入力デジタルデータD0〜D9か
らＡ区間（上位４ビットの入力デジタルデータD6〜D9に
よる変換区間）、Ｂ区間（下位８ビットの入力デジタル
データD0〜D7による変換区間）、Ｃ区間（上位４ビット
の入力デジタルデータD6〜D9による変換区間）の各区間
毎に接続された樹木状のスイッチマトリックス回路701
〜703に加える14ビットの選択信号A1〜A3,B0〜B7,C1〜C
3を作成する。ただし、Ａ区間の選択信号A1〜A3及びＣ
区間の選択信号C1〜C3はそれぞれ、入力デジタルデータ
の上位４ビットD6〜D9から合成されるので、D/A変換器
のＡ区間及びＣ区間は４ビット精度になる。そして、Ｂ
区間の選択信号B0〜B7は、入力デジタルデータの下位８
ビットD0〜D7から合成されるので、Ｂ区間は選択信号を
10ビットの入力デジタルデータにした場合と同等の精
度、つまり10ビットの精度となる。さらに各選択信号の
一部をそれぞれインバータ（図示せず）によって反転
し、逆相の選択信号１〜３，０〜７，１〜
３を作成する。スイッチマトリックス回路701〜703で
は、前記エンコーダ５からの選択信号によって所定のア
ナログスイッチ回路がオンし、抵抗回路６の268個の端
子からレジスタ４に取り込まれた10ビットの入力デジタ
ルデータに対応した１端子が選択され、最大８個のアナ
ログスイッチを経てインピーダンス変換器８に入力され
る。
このように本実施例によれば、10ビットのデータの場合
でも、出力は最大８個のアナログスイッチ回路しか通ら
ないため、アナログスイッチ回路のオン抵抗の影響が小
さくなる。このため出力アナログ電圧が速やかに安定す
る。また従来1025個の抵抗と1024個のアナログスイッチ
回路を用いて構成されていた10ビットのD/A変換器と同
等の精度のD/A変換器を269個の抵抗と537個のアナログ
スイッチ回路で構成することができる。このため効率が
よく高精度で高速な抵抗分圧方式のD/A変換器を得るこ
とが出来る。
でも、出力は最大８個のアナログスイッチ回路しか通ら
ないため、アナログスイッチ回路のオン抵抗の影響が小
さくなる。このため出力アナログ電圧が速やかに安定す
る。また従来1025個の抵抗と1024個のアナログスイッチ
回路を用いて構成されていた10ビットのD/A変換器と同
等の精度のD/A変換器を269個の抵抗と537個のアナログ
スイッチ回路で構成することができる。このため効率が
よく高精度で高速な抵抗分圧方式のD/A変換器を得るこ
とが出来る。
発明の効果 本発明によれば抵抗回路とアナログスイッチ回路の増加
を抑えることができるから、集積回路化した場合のチッ
プ面積も小さくて済み、また高速で高精度のD/A変換器
を実現することができる。
を抑えることができるから、集積回路化した場合のチッ
プ面積も小さくて済み、また高速で高精度のD/A変換器
を実現することができる。
第１図は本発明の一実施例におけるデジタル・アナログ
変換器の回路図、第２図は10ビットの場合の上記実施例
の入出力特性図、第３図は10ビットの場合の上記実施例
のエンコーダの具体構成を示す回路図、第４図は従来の
デジタル・アナログ変換器の回路図である。 ４……レジスタ、５……エンコーダ、６……抵抗回路、
７……スイッチマトリックス回路群、701〜703……スイ
ッチマトリックス回路、８……インピーダンス変換回
路。
変換器の回路図、第２図は10ビットの場合の上記実施例
の入出力特性図、第３図は10ビットの場合の上記実施例
のエンコーダの具体構成を示す回路図、第４図は従来の
デジタル・アナログ変換器の回路図である。 ４……レジスタ、５……エンコーダ、６……抵抗回路、
７……スイッチマトリックス回路群、701〜703……スイ
ッチマトリックス回路、８……インピーダンス変換回
路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭62−298230（ＪＰ，Ａ) 特開 昭52−116058（ＪＰ，Ａ)
Claims (1)
- 【請求項１】変換すべきデジタルデータを格納するレジ
スタと、前記レジスタの出力であるデジタルデータをエ
ンコードするエンコーダと、複数の抵抗を直列接続して
抵抗群とし、他の抵抗群を構成する抵抗と異なる値の抵
抗からなる、少なくとも１つの抵抗群を含む、複数の抵
抗群を直列接続した抵抗回路と、前記抵抗回路の抵抗群
ごとに設けられ、かつ前記エンコーダから出力される選
択信号にしたがってオン・オフ制御され、各抵抗群ごと
に抵抗間に設けられた端子の１つを選択するスイッチマ
トリックス回路と、前記スイッチマトリックス回路の出
力を電流増幅し、前記変換すべきデジタルデータに対応
するアナログ電圧を出力するインピーダンス変換回路と
を備えたデジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076784A JPH0777353B2 (ja) | 1988-03-30 | 1988-03-30 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076784A JPH0777353B2 (ja) | 1988-03-30 | 1988-03-30 | デジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248829A JPH01248829A (ja) | 1989-10-04 |
| JPH0777353B2 true JPH0777353B2 (ja) | 1995-08-16 |
Family
ID=13615229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63076784A Expired - Fee Related JPH0777353B2 (ja) | 1988-03-30 | 1988-03-30 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777353B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340813A (ja) * | 1991-05-16 | 1992-11-27 | Mitsubishi Electric Corp | 基準電圧選択回路 |
| JP4627773B2 (ja) * | 2007-10-16 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | 駆動回路装置 |
| CN109728821A (zh) * | 2019-01-07 | 2019-05-07 | 湖州师范学院 | 一种编码器 |
| CN113848388B (zh) * | 2021-08-18 | 2024-03-12 | 东风电驱动系统有限公司 | 一种采用矩阵电阻并联实现电阻数字化的方法及系统 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4216465A (en) * | 1978-03-07 | 1980-08-05 | Hughes Aircraft Company | Programmable analog to digital converter |
| JPS58133030A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | Ｄａ変換回路 |
| JPS62298230A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | アナログ−デイジタル変換器 |
-
1988
- 1988-03-30 JP JP63076784A patent/JPH0777353B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01248829A (ja) | 1989-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |