JPH0433169B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ この発明はデイジタルアナログ変換器（以下
Ｄ／Ａコンバータという）に関するもので、特に
電流源スイツチセルのアレイを用いたＤ／Ａコン
バータに関する。 ［従来の技術］ 電流源スイツチセルのアレイを用いたＤ／Ａコ
ンバータの従来例を第１６図に示す。このＤ／Ａ
コンバータは、特開昭56−153832号に開示されて
いるものであつて、デイジタル入力としては６ビ
ツト入力１１１〜１１６が想定されている。 このＤ／Ａコンバータは、電流源スイツチセル
の８×８マトリクス配列を含んだ電流源セルアレ
イ１００と、この電流源セルアレイ１００中の電
流源スイツチセルを選択するために用いられ、そ
れぞれがROM（リードオンリメモリ）を含んで
形成された第１ないし第３のエンコード回路１０
１〜１０３を含んでいる。このうち、第１のエン
コード回路１０１は、上記デイジタル入力のうち
の第４ビツト１１４、第５ビツト１１５および最
下位ビツト（LSB）１１６をエンコードして行
選択信号A₀〜A₇を発生し、これらの信号を第１
の信号線群１２０〜１２７を介して電流源セルア
レイ１００の各行１６０〜１６７へとそれぞれ与
える。また第２のエンコード回路１０２は、最上
位ビツト（MSB）１１１、第２ビツト１１２お
よび第３ビツト１１３をエンコードして第１の列
選択信号B₀〜B₇を発生し、第２の信号線群１４
０〜１４７を介してこれらの信号を電流源セルア
レイ１００の各列１７０〜１７７へとそれぞれ与
える。第３のエンコード回路１０３は、上記第１
の列選択信号B₀〜B₇をエンコードして第２の列
選択信号C₀〜C₇を発生し、これらの信号を第３
の信号線群１３０〜１３７を介して電流源セルア
レイ１００の各列１７０〜１７７へとそれぞれ与
える。したがつて、電流源セルアレイ１００の各
電流源スイツチセルには、当該セルが属する行に
共通な行選択信号と、当該セルが属する列に共通
な第１および第２の列選択信号とが与えられるこ
とになる。電流源スイツチセルのそれぞれには、
これらの選択信号に応じて開閉する選択スイツチ
ング回路（図示せず）が設けられている。さらに
電流源セルアレイ１００の各行１６０〜１６７に
は、出力信号線群１５０〜１５７がそれぞれ設け
られており、これらの出力信号線１５０〜１５７
は、単一の出力端子１０４へと接続されている。 次に動作を説明する。デイジタル入力１１１〜
１１６が入力されると、第１のエンコード回路１
０１は、この入力のうちの下位の３ビツト１１４
〜１１６を入力してエンコードし、第１の信号線
１２０〜１２７のうち、この下位３ビツトが表わ
す数だけの信号線に選択信号を与える。たとえ
ば、デイジタル入力１１１〜１１６が“011101”
であれば、“101”＝５個だけの信号線１２０〜１
２４を選択状態とする。したがつて、行選択信号
A₀〜A₇のうち、A₀〜A₄のみが活性化する。ま
た、第２のエンコード回路１０２は、上位３ビツ
ト（上述の例では“011”）を入力してエンコード
し、この上位３ビツトが表わす数（＝３）に応じ
て、第２の信号線群１４０〜１４７中の１本（た
とえば信号線１４３）のみを選択状態にする。こ
のため、第１の列選択信号B₀〜B₇のうち、B₃の
みが活性化する。第３のエンコード回路１０３
は、この第１の列選択信号B₀〜B₇のレベルを読
取り、活性化した信号B₃が何番目の信号線上に
あるかに応じて、第３の信号線１３０〜１３７の
うち、入力デイジタル信号中の上位３ビツト（＝
“011”）が表わす数（＝３）だけの信号線１３０
〜１３２を選択状態にする。したがつて、第２の
列選択信号C₀〜C₇のうち、C₀〜C₂のみが活性化
する。 各電流源スイツチセルに設けられた選択スイツ
チング回路は、これらの選択信号を入力し、(1)当
該電流源スイツチセルに入力された第１の列選択
信号が選択状態のときには当該電流源スイツチセ
ルを出力状態とし、(2)第１の列選択信号が非選択
状態のときには、当該電流源スイツチセルに入力
された行選択信号と第２の列選択信号とがともに
選択状態であるときのみ当該電流源スイツチセル
を出力状態とする。したがつて、上述の例では、
列１７０〜１７２のいずれかに属する８×３＝24
個の電流源スイツチセルと、列１７３に属しかつ
行１６０〜１６４のいずれかに属する５個の電流
源スイツチセルとが出力状態となり、合計29（＝
“011101”）個の電流源スイツチセルからの出力電
流が総和されて、出力端子１０４からアナログ信
号として出力されることになる。 ［発明が解決しようとする問題点］ ところがこのような従来のＤ／Ａコンバータに
おいては、第２の列選択信号C₀〜C₇は、第１の
列選択信号B₀〜B₇を発生させた後に、この信号
を再度エンコードして得るような構成となつてい
るため、これら第１および第２の選択信号C₀〜
C₇，B₀〜B₇の間には時間的な遅延が生ずること
になる。このため、これらの列選択信号を電流源
スイツチセルに直接入力させた場合には、列選択
信号が一時的に誤つた状態に保たれてしまうた
め、誤動作の原因となつてしまうという欠点があ
る。 一方、各選択信号の変化の相対的タイミングを
揃える目的で、駆動用クロツクに同期して一斉に
データを出力する機能を有する同期回路（たとえ
ばフリツプフロツプなど）を各信号線群に挿入し
た場合には、この同期回路の設置スペースが必要
となるばかりでなく、駆動用クロツクを原因とす
るノイズが発生して、アナログ出力に大きな影響
を及ぼすなどの問題が生ずる。 さらに、上述した遅延や同期回路の設置は、必
然的に動作速度に影響を与えるため、高速のＤ／
Ａコンバータを実現することは困難であるという
欠点も存在する。 この発明は、上記のような問題点を解決するた
めになされたもので、同期回路などを用いずに、
選択信号間の相対的遅延を軽減させ、それによつ
て誤動作を防止することのできるＤ／Ａコンバー
タを提供することを第１の目的とする。 この発明の他の目的は、占有面積が小さく、か
つ高速動作を行なうことのできるＤ／Ａコンバー
タを提供することである。 ［問題点を解決するための手段］ この発明にかかるＤ／Ａコンバータでは、（ｎ
＋１）個の列（ｎは整数）を選択するための列選
択信号発生手段を備えており、電流源スイツチセ
ルのそれぞれには、当該電流源スイツチセルが上
記（ｎ＋１）個の列のうちの所定の１つの列に属
するか否かを判別し、その判別結果に従つて当該
電流スイツチセルの選択スイツチング制御を行な
う選択スインチング手段が設けられている。 ［作用］ この発明では、列選択信号発生手段において、
（ｎ＋１）個の列を選択するための列選択信号が
発生される。各電流源スイツチセルに設けられた
選択スイツチング手段は、当該電流源スイツチセ
ルが上記列選択信号によつて選択された（ｎ＋
１）個の列のうちの所定の１列に属するか否かを
判別する。このようにして、電流源セルアレイ中
のｎ個の列と所定の１列とが特定されると、行選
択信号による行の選択と組合わされて、必要な数
だけの電流源スイツチングセルが特定され、それ
らからの出力電流の総和として、アナログ信号が
出力される。 ［実施例］ 第１図は、この発明の第１の実施例であつて、
６ビツトデイジタル入力１１１〜１１６のデイジ
タルアナログ変換を行なうためのＤ／Ａコンバー
タである。このＤ／Ａコンバータは、電流源スイ
ツチセルの８×８マトリクス配列を有する電流源
セルアレイ２００、デイジタル入力１１１〜１１
６のうちの下位３ビツト１１４〜１１６を入力し
て行選択信号を発生する行選択信号発生手段とし
ての第１のエンコード回路２０１、およびび上位
３ビツト１１１〜１１３を入力して列選択信号を
発生する列選択信号発生手段としての第２のエン
コード回路２０２を備えている。第１のエンコー
ド回路２０１の出力である行選択信号A₀〜A₇は、
行選択信号伝達手段としての第１の信号線群１２
０〜１２７を介して、電流源セルアレイ２００の
各行２６０〜２６７へと与えられている。また、
第２のエンコード回路２０２の出力である列選択
信号D₀〜D₈は、列選択信号伝達手段としての第
２の信号線群２３０〜２３８を介して、電流源セ
ルアレイ２００の各列２７０〜２７７へと与えら
れている。この第２の信号線群２３０〜２３８の
うち、７個の信号線２３１〜２３７はそれぞれＹ
分岐されて、分岐信号入力手段としての第３の信
号線群２８１〜２８７となり、対応する第２の信
号線が供給されている列に隣接した列へと与えら
れている。したがつて、電流源セルアレイ２００
の各列２７０〜２７７には、２本ずつの（列方向
に延びた）信号線が与えられていることになる。 電流源セルアレイ２００に属する各電流源スイ
ツチセルには、そのセルに供給される行選択信号
と、上記列選択信号およびその分岐信号とを入力
とする論理回路（第１図には図示せず）が、それ
ぞれ設けられている。この論理回路と、第３の信
号線群２８１〜２８７のうちの１つずつとによつ
て、選択スイツチング手段が形成されている。ま
た、各電流源スイツチセルには、各列ごとに共通
な出力信号線１５０〜１５７が設けられており、
これらの出力信号線２６０〜２６７は、出力端子
１０４へと接続されている。 第２図および第３図は、第１および第２のエン
コード回路２０１，２０２の構成例をそれぞれ示
す。第２図に示した第１のエンコード回路２０１
は、AND回路、OR回路、インバータ等を用いて
形成されており、信号線１２７には、定電圧源Ｖ
１が接続されている。また、第３図に示した第２
のエンコード回路２０２も同様であり、信号線２
３０，２３８には、それぞれ定電圧源Ｖ２，Ｖ３
が接続されている。 第４図は、電流源スイツチセルに設けられる電
流源スイツチセルの構成例を示しており、第１図
の行２６５と列２７４の交叉点に存在する電流源
スイツチセルを例にとつて、配線関係を図示して
いるが、他のセルにおいても同様である。この電
流源スイツチセルに含まれるスイツチSWは、論
理回路LGの出力信号SSが“１”レベルになる
と、定電流源CSと出力信号線１５５との間の経
路を閉成する構成となつている。 第５図ないし第１１図は、第２図ないし第４図
に含まれる論理回路要素の構成例を示し、これら
各図において、ａに示す要素に対応して、ｂに示
す構成を用いることができる。 次に、入力デイジタル信号１１１〜１１６が
“011101”となつている場合を例にとつて、この
実施例の動作を説明する。以下に詳細に説明する
が、この場合には、第１２図中に斜線を施した
“011101”＝25個の電流源セルを出力状態にし、そ
れらの出力電流の総和を出力することになる。 また、入力デイジタル信号１１１〜１１６のう
ち、下位３ビツト１１４〜１１６は、第１のエン
コード回路２０１に入力される。前述したよう
に、この第１のエンコード回路２０１は、第２図
に示した構成となつているため、その入力信号と
出力信号（行選択信号）との関係は次の第１表で
与えられる。

【表】 すなわち、電流源セルアレイ２００の行数をＮ
（Ｎは正の整数）としたとき、第１の信号線群１
２０〜１２７のうち、入力信号の下位３ビツト１
１４〜１１６が表わす数ｍ（ｍは整数、０≦ｍ＜
Ｍ）だけの数の信号線を、“０”の選択状態にす
るわけである。したがつて、下位３ビツト１１４
〜１１６が“101”である場合においては、信号
線１２０〜１２４に相当する５個の行選択信号
A₀〜A₄が“０”の選択状態になる。ただし、信
号線１２７には、第２図の定電圧源Ｖ１から、常
に“１”レベルの信号が与えられており、この信
号線１２７が選択状態になることはない。これ
は、第１の信号線群１２０〜１２７のすべてを選
択状態にするということは、上位３ビツト１１１
〜１１３への桁上げに相当するため、下位３ビツ
ト１１４〜１１６によつて、第１の信号線群１２
０〜１２７のすべてを選択状態にする必要がない
ためである。 入力デイジタル信号１１１〜１１６のうち、上
位３ビツトは、第２のエンコード回路２０２に入
力されて、エンコードされる。第３図に示した第
２のエンコード回路２０２の入力信号と出力信号
（列選択信号）との関係は、次の第２表で与えら
れる。

【表】

【表】 すなわち、電流源セルアレイ２００の列数をＮ
（Ｎは正の整数）とし、入力された上位３ビツト
１１１〜１１３が表わす数をｎ（ｎは正の整数、
０≦ｎ≦Ｎ−１）としたとき、第２の信号線群２
３０〜２３８のうち、（Ｎ＋１）本の信号線を、
“０”の選択状態とするのである。上記例では、
上位３ビツト１１１〜１１３が“011”＝３である
ため、４本の信号線２３０〜２３３が“０”の選
択状態となる。ｎ＝０の場合であつても、１本の
信号線は“０”としておかねばならないため、第
３図の定電圧源Ｖ２は、“０”レベルに相当する
電圧を信号線２３０に与えている。信号線２３８
には、定電圧源Ｖ３が接続されて、常に“１”レ
ベルを与えているが、その理由は後述する。 第２の信号線群２３０〜２３８のうち、信号線
２３１〜２３７は、Ｙ分岐されて、それぞれ分岐
信号線群２８１〜２８７中の１つの信号線となつ
ているため、上述の例では、分岐信号線２８１〜
２８３のみが“０”の選択状態であつて、残りの
分岐信号線２８４〜２８７は“１”の非選択状態
である。第１の信号線群２３０〜２３８のうち、
最終列の信号線２３８は、列２７７に与えられる
べき分岐信号線として機能する。それは、列２７
７には（図の右側）に隣接する列が存在しないた
めであつて、この信号線２３８は常に“１”の非
選択状態である。このようにして、第１２図中、
矢符を付けた各信号線が、選択状態になる。 各電流源スイツチセルに設けられる論理回路
（LG，第４図参照）は、当該論理回路LGに入力
される行選択信号A₅、列選択信号D₄および分岐
信号２８５の状態に応じて、次の第３表のように
動作する（ただし、論理回路LGの出力は、出力
状態を“１”で、非出力状態を“０”でそれぞれ
示す）。

【表】 すなわち、(1)列選択信号D₄が“１”の非選択
状態のときは、行選択信号A₅および分岐信号２
８５の状態にかかわらず、論理回路LGは非出力
状態、(2)列選択信号D₄が“０”でかつ分岐信号
２８５が“１”のとき、行選択信号A₅が“０”
のときのみ出力状態、(3)列選択信号D⁴と分岐信
号２８５とが共に“０”であるときには、行選択
信号A₅の状態にかかわらず出力状態となつてい
る。この第３表において、列選択信号D₄が
“１”、分岐信号２８５が“０”という組合せがな
いのは、第２のエンコード回路２０２において
は、図の左側の列から順番に“０”を与える構成
となつており、隣接する列のうち左側の列に対す
る列選択信号が“１”で、かつ右側の列に対する
列選択信号（それは、左側の列に対する分岐信号
となつている。）が“０”という組合せが禁止さ
れているからである。 したがつて、入力デイジタル信号が“011101”
であるときには、第１２図中の第１および第２の
エンコード回路２０１，２０２中、太線で囲んだ
部分から選択信号および分岐信号が出力され、斜
線を施した電流源スイツチセルが出力状態とな
る。当該列に属するすべての電流源スイツチセル
がすべて出力状態となつている列が３列あり、個
別に出力状態となつているセルが５個あることに
よつて、８×３＋５＝29個のセルからの出力電流
が、出力信号線群１５０〜１５７を介して総和さ
れ、出力端子１０４からアナログ信号として出力
される。 ところで、第１図に示した実施例では、第１お
よび第２の信号線群１２０〜１２７，２３０〜２
３８は、このままの順序で電流源セルアレイ２０
０の行および列に入力され、分岐信号線群２８１
〜２８７は幾何学的に隣接する列にそれぞれ入力
されている。しかしながら、このような順序で電
流源セルアレイ２００に選択信号等を入力させる
ことは必ずしも必要ではない。すなわち、第１の
信号線群１２０〜１２７と各行との関係は任意で
あつてよく、また第２の信号線群２３０〜２３８
と各列との関係も特に限定されない。分岐信号線
群２８１〜２８７については、第２の信号線群２
３０〜２３８が各列に入力された順序に沿つて１
つずつシフトさせた関係にある列にそれぞれ入力
させておけばよい。このような変形を行なつた第
２の実施例を第１３図に示す。この第２の実施例
では、これらの配線関係を除いた他の構成は第１
の実施例と同様である。また、この第２の実施例
のような配線を行なつた場合に、入力デイジタル
信号１１１〜１１６が“000001”から“111111”
まで順次増加するに従つて、順次出力状態となつ
ていくセルの順序を第１４図に示す。第１４図
中、セル内に書込まれた数字は、この順序を示し
た番号である。 第１５図はこの発明の第３の実施例、第１５Ａ
図はこの第３の実施例に好適な電流源スイツチセ
ルの構成例を示す。第１５図の電流源セルアレイ
３００の各電流源スイツチセルは、第１５Ａ図の
ように構成されている。この例では、第１５図の
行３６５と列３７４の交叉点に存在する電流スイ
ツチセルを例にとつて配線関係を示しているが、
他のセルにおいても同様である。この電流源スイ
ツチセルに含まれるスイツチSWは、論理回路
LGの出力信号５５が“１”レベルになると、定
電流源CSと出力信号線１５５との間の経路を閉
成し、“０”レベルになると、定電流源CSと相補
出力信号線２５５の経路を閉成する。したがつ
て、例えば入力信号が“011101”であれば、29個
のセルから出力電流が、出力信号線１５０〜１５
７を介して総和され、第１の出力端子１０４から
アナログ信号として出力され、残り64−29＝35個
のセルからの出力電流は、相補出力信号線２５０
〜２５７を介して総和され、第２の出力端子１０
５から得られる。このように、第３の実施例では
デイジタルアナログ変換出力のほか、その相補出
力も同時に得られる。 上記各実施例では、デイジタル入力信号として
６ビツト信号を考えたが、この発明にかかるＤ／
Ａコンバータは、任意のＬビツト（Ｌは正の整
数）信号を入力として、デイジタルアナログ変換
を行なうように構成することができる。入力デイ
ジタル信号のうち、行選択・列選択に使用するた
めのビツトも、一般にそれぞれl₁，l₂（l₁，l₂はと
もに整数、l₁＋l₂＝Ｌ）個のビツトとすればよい。 この発明においては、行選択信号発生手段およ
び列選択信号発生手段の具体的構成を限定するも
のではないが、第２図および第３図に示すような
論理ゲート構成とすれば、従来のROMを使用し
たエンコード回路に比べて占有面積が減少する。
また、上記実施例では、電流源スイツチセルを開
成するスイツチに至るまでの論理回路が２段で済
むことから、この列選択信号発生手段内における
遅延時間は、さらに減少するという効果をも有す
る。 ［発明の効果］ 以上説明したように、この発明によれば、列選
択信号発生手段において２種類の列選択信号を発
生する必要がないため、これら２種類の列選択信
号間で発生していた遅延が生ずることなく、この
遅延を原因とする誤動作を防止することができ
る。また、このように列選択信号発生手段が有す
るべき機能が少なくなるため、その構成も簡易と
なり、占有面積の小さなＤ／Ａコンバータが得ら
れる。さらに、遅延時間の減少によつて、高速動
作を行なうことのできるＤ／Ａコンバータとなつ
ている。

【図面の簡単な説明】

第１図、第１３図および第１５図は、それぞれ
この発明の第１ないし第３の実施例を示す図、第
２図および第３図はそれぞれこの発明の実施例で
用いられる第１および第２のエンコード回路の構
成例を示す図、第４図および第１５Ａ図は第１お
よび第３の実施例で用いられる電流源スイツチセ
ルの例を示す図、第５図ないし第１１図はこの発
明の実施例で用いられる論理回路要素を示す図、
第１２図はこの発明の第１の実施例における動作
を説明するための図、第１４図はこの発明の第２
の実施例における動作を説明するための図、第１
６図は従来のＤ／Ａコンバータの例を示す図であ
る。 図において、２００および３００は電流源セル
アレイ、２０１は第１のエンコード回路、２０２
は第２のエンコード回路、１０４および１０５は
出力端子、１１１ないし１１６は入力デイジタル
信号、LGは論理回路、１２０〜１２７は第１の
信号線群、２３０〜２３８は第２の信号線群、２
７１〜２８７は分岐信号線群、１５０〜１５７お
よび２５０〜２５７は出力信号線群をそれぞれ示
す。

Claims (1)

1. 【特許請求の範囲】 １ Ｍ行Ｎ列（Ｍ，Ｎは正の整数）のマトリクス
   状に配列された電流源スイツチセルを有する電流
   源セルアレイを含み、入力したＬビツトデジタル
   信号（Ｌは正の整数）をアナログ信号へと変換す
   るデジタルアナログ変換器であつて、 前記Ｌビツトデジタル信号のうちのl₁ビツト
   （０≦l₁＜Ｌ，l₁は整数）を入力して、前記電流源
   セルアレイ中のｍ個の行（０≦ｍ＜Ｍ，ｍは整
   数）をそれぞれ選択するためのｍ個の行選択信号
   を発生する行選択信号発生手段と、 前記Ｌビツトデジタル信号のうちのl₂ビツト
   （０≦l₂＜Ｌ，l₁＋l₂＝Ｌ，l₂は整数）を入力して、
   前記電流源セルアレイ中の（ｎ＋１）個の列（０
   ≦ｎ≦Ｎ−１，ｎは整数）をそれぞれ選択するた
   めの（ｎ＋１）個の列選択信号を発生する列選択
   信号発生手段と、 前記ｍ個の行選択信号を前記電流源セルアレイ
   の各行の電流源スイツチセルへそれぞれ伝達する
   行選択信号伝達手段と、 前記（ｎ＋１）個の列選択信号のうちの互いに
   一致しない対を構成する２つの信号を前記電流源
   セルアレイの各列の電流源スイツチセルにそれぞ
   れ伝達する列選択信号伝達手段と、 前記行選択信号と前記列選択信号とに応じて選
   択された前記電流源スイツチセルからの出力電流
   を総和して出力する第１の出力手段とを含み、 各前記電流源スイツチセルは、 与えられた２つの列選択信号に応答して、当該
   電流源スイツチセルが含まれる列が選択されたこ
   とを判別する判別手段と、 前記判別手段による判別結果および与えられた
   １つの行選択信号に応答して、当該電流源スイツ
   チセルの選択スイツチング制御を行なう選択スイ
   ツチング制御手段とを備える、デジタルアナログ
   変換器。 ２ 前記（ｎ＋１）個の列選択信号のうちの互い
   に一致しない対を構成する２つの信号は、前記
   （ｎ＋１）個の列選択信号のうちの隣接する２つ
   の信号である、特許請求の範囲第１項記載のデジ
   タルアナログ変換器。 ３ 前記電流源スイツチセルのうち、前記選択ス
   イツチング手段によつて選択されなかつた電流源
   スイツチセルからの出力電流の総和を出力する第
   ２の出力手段が設けられた、特許請求の範囲第１
   項または第２項記載のデジタルアナログ変換器。 ４ 前記行選択信号発生手段と前記列選択信号発
   生手段とは、それぞれ単段の組合せ論理ゲートに
   よつて形成された、特許請求の範囲第１項ないし
   第３項のいずれかに記載のデジタルアナログ変換
   器。