JPS61120531A - デイジタルアナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はディジタルアナログ変換器（以下Ｄ／Ａコン
バータという）に関するもので、特に電流源スイッチセ
ルの７レイを用いたＤ／Ａコンバータに関する。

［従来の技術］ 電流源スイッチセルのアレイを用いたＤ／Ａコンバータ
の従来例を第１６図に示す。このＤ／Ａコンバータは、
特開昭５６−１５３８３２号に開示されているものであ
って、ディジタル入力としては６ビツト入力（１１１〜
１１６）が想定されている。

このＤ／Ａコンバータは、電流源スイッチセルの８×８
７トリクス配列を含んだ電流源セルアレイ１００と、こ
の電流源セルアレイ１００中の電流源スイッチセルを選
択するために用いられ、それぞれがＲＯＭ（リードオン
リメモリ）を含んで形成された第１ないし第３のエンコ
ード回路１０１〜１０３を含んでいる。このうち、第１
のエンコード回路１０１は、上記ディジタル入力のうち
の第４ピツト１１４、第５ピツト１１５および最下位ビ
ット（ＬＳＤ）１１６をエンコードして行選択信号Ａ０
〜Ａフを発生し、これらの信号を第１の信号線群１２０
〜１２７を介して電流源セルアレイ１００の各行１６０
〜１６７へとそれぞれ与える。また第２のエンコード回
路１０２は、最上位ビット（ＭＳＢ）１１１、第２ビツ
ト１１２および第３ビツト１１３をエンコードして第１
の列選択信号８０〜Ｂ？を発生し、第２の信号線群１４
０〜１４７を°介してこれらの信号を電流源セルアレイ
１００の各列１７０〜１７７へとそれぞれ与える。第３
のエンコード回路１０３は、上記第１の列選択信号Ｂ。

−Ｂ７をエンコードして第２の列選択信号Ｃ６−Ｃ７を
発生し、これらの信号を第３の信号線群１３０〜１３７
を介して１１５ｉ源セルアレイ１００の各列１７０〜１
７７へとそれぞれ与える。したがって、電流源セルアレ
イ１００の各電流源スイッチセルには、当該セルが属す
る行に共通な行選択信号と、当該セルが属する列に共通
な第１および第２の列選択信号とが与えられることにな
る。電流源スイッチセルのそれぞれには、これらの選択
信号に応じて開閉する選択スイッチング回路（図示せず
）が設けられている。

ざらに電流源セルアレイ１００の各行１６０〜１６７に
は、出力信号線群１５０〜１５７がそれぞれ設けられて
おり、これらの出力信号線１５０〜１５７は、単一の出
力端子１０４へと接続されている。

次に動作を説明する。ディジタル入力１１１〜１１６が
入力されると、第１のエンコード回路１０１は、この入
力のうちの下位の３ピツト１１４〜１１６を入力してエ
ンコードし、第１の信号線１２０〜１２７のうち、この
下位３ピツトが表わす数だけの信号線に選択信号を与え
る。たとえば、ディジタル入力１１１〜１１６が“”０
１１１０１”であれば、”　１０１　”　−５個だけの
信号線１２０〜１２４を選択状態とする。したがって、
行選択信号へ〇〜Ａ、のうち、Ａ　ｏ＝　Ａ　４のみが
活性化する。また、第２のエンコード回路１０２は、上
位３ピツト（上述の例では“°０１１″）を入力してエ
ンコードし、この上位３ピツトが表わす数（−３）に応
じて、第２の信号線群１４０〜１４７中の１本（たとえ
ば信号１１１１４３）のみを選択状態にする。このため
、第１の列選択信号８０〜Ｂ７のうち、Ｂｌのみが活性
化する。第３のエンコード回路１０３は、この第１の列
選択信号８０−Ｂ、のレベルを読取り、活性化した信号
Ｂ、が何番目の信号線上にあるかに応じて、第３の信号
線１３０〜１３７のうち、入力ディジタル信号中の上位
３ビツト（−“０１１”）が表わす敗（−３）だけの信
号Ｊ１ｉ１３０〜１３２を選択状態にする。したがって
、第２の列選択信号００〜Ｃ？のうち、００〜Ｃ２のみ
が活性化する。

各電流源スイッチセルに設けられた選択スイッチング回
路は、これらの選択信号を入力し、（１）当該電流源ス
イッチセルに入力された第１の列選択信号が選択状態の
ときには当該電流源スイッチセルを出力状態とし、（２
）第１の列選択信号が非選択状態のときには、当該Ｉ！
流源スイッチセルに入力された行選択信号と第２の列選
択信号とがともに選択状態であるときのみ当該電流源ス
イッチセルを出力状態とする。したがって、上述の例′
：　　　　では、列１７０〜１７２のいずれかに属する
８×３＝２４個の電流源スイッチセルと、列１７３に属
しかつ行１６０〜１６４のいずれかに属する５個の電流
源スイッチセルとが出力状態となり、合計２９　（−”
０１１１０１”）個の電流源スイッチセルからの出力電
流が総和されて、出力端子１０４からアナログ信号とし
て出力されることになる。

［発明が解決しようとする問題点］ ところがこのような従来のＤ／Ａコンバータにおいては
、第２の列選択信号Ｃσ〜Ｃ７は、第１の列選択信号Ｂ
ｏ＝８７を発生させた侵に、この信号を再度エンコード
して得るような構成となっているため、これら第１およ
び第２の選択信号Ｃ０〜Ｃ７，Ｂｏ〜Ｂ、の間には時間
的な遅延が生ずることになる。このため、これらの９４
１選択信号を電流源スイッチセルに直接入力させた場合
には、列選択信号が一時的に誤った状態に保たれてしま
うため、誤動作の原因となってしまうという欠点がある
。

一方、各選択信号の変化の相対的タイミングを揃える目
的で、駆動用クロックに同期して一斉にデータを出力す
る機能を有する同期回路（たとえばフリップ７０ツブな
ど）を各信号線群に挿入した場合には、この同期回路の
設置スペースが必要となるばかりでなく、駆動用クロッ
クを原因とするノイズが発生して、アナログ出力に大き
な影響を及ぼすなどの問題が生ずる。

ざらに、上述した遅延や同期回路の設置は、必然的に動
作速度に影響を与えるため、高速のＤ／Ａコンバータを
実現することは困難であるという欠点も存在する。

この発明は、上記のような問題点を解決するためになさ
れたもので、同期回路などを用いずに、選択信号間の相
対的遅延を軽減させ、それによって誤動作を防止するこ
とのできるＤ／Ａコンバータを提供することを第１の目
的とする。

この発明の他の目的は、占有面積が小さく、かつ高速動
作を行なうことのできるＤ／Ａコンバータを提供するこ
とである。

［問題点を解決するための手段］ この発明にがかるＤ／Ａコンバータでは、（ｎ＋１）個
の列（ｎは整数）を選択するための列選択信号発生手段
を備えており、電流源スイッチセルのそれぞれには、当
該電流源スイッチセルが上記（ｎ＋１＞個の列のうちの
所定の１つの列に属するか否かを判別し、その判別結果
に従って当該電流スイッチセルの選択スイッチング制御
を行なう選択スイッチング手段が設けられている。

［作用］ この発明では、列選択信号発生手段において、（ｎ＋１
＞個の列を選択するための列選択信号が発止される。各
電流源スイッチセルに設けられた選択スイッチング手段
は、当該’ａａ源スイッチセルが上記列選択信号によっ
て選択された（ｎ＋１）個の列のうちの所定の１列に属
するか否かを判別する。このようにして、電流源セルア
レイ中の１１個の列と所定の１列とが特定されると、行
選択信号による行の選択と組合わされて、必要な数だけ
の電流源スイッチングセルが特定され、それらからの出
力電流の総和どして、アナログ信号が出力される。

［実施例］ 第１図は、この発明の第１の実施例であって、６ビツト
デイジタル入力１１１〜１１６のディジタルアナログ変
換を行なうためのＤ／Ａコンバータである。このＤ／Ａ
コンバータは、電流源スイッチセルの８×８マトリクス
配列を有する電流源セルアレイ２００、ディジタル入力
１１１〜１１６のうちの下位３ピツト１１４〜１１６を
入力して行選択信号を発生する行選択信号発生手段とし
ての第１のエンコード回路２０１、および上位３ピツト
１１１〜１１３を入力して列選択信号を発生する列選択
信号伝達手段としての第２のエンコード回路２０２を備
えている。第１のエンコード回路２０１の出力である行
選択信号へ〇〜Ａ７は、行選択信号伝達手段としての第
１の信号線群１２０〜１２７を介して、電流源セルアレ
イ２００の各行２６０〜２６７へと与えられている。ま
た、第２のエンコード回路２０２の出力である列選択信
号Ｄｏ〜Ｄ８は、列選択信号伝達手段とじての第２の信
号線群２３０〜２３８を介して、電流源セルアレイ２０
０の各列２７０〜２７７へと与えられている。この第２
の信号線群２３０〜２３８のうち、７個の信号線２３１
〜２３７はそれぞれＹ分岐されて、分岐信号入力手段と
しての第３の信号線群２８１〜２８７となり、対応する
第２の信号線が供給されている列に隣接した列へと与え
られている。したがって、電流源セルアレイ２００の各
列２７０〜２７７には、２本ずつの（列方向に延びた）
信号線が与えられていることになる。

Ｉ！５！源セルアセルアレイ２００る各電流源スイッチ
セルには、そのセルに供給される行選択信号と、上記列
選択信号およびその分岐信号とを入力とする論理回路（
第１図には図示せず）が、それぞれ設けられている。こ
の論理回路と、第３の信号線群２８１〜２８７のうちの
１つずつとによって、選択スイッチング手段が形成され
ている。また、各電流源スイッチセルには、各列ごとに
共通な出力信号線２６０〜２６７が設けられており、こ
れらの出力信号線２６０〜２６７は、出力端子１０４へ
と接続されている。

第２図および第３図は、第１および第２のエンコード回
路２０１．２０２の構成例をそれぞれ示す。第２図に示
した第１のエンコード回路２０１は、ＡＮＤ回路、ＯＲ
回路、インバータ等を用いて形成されており、信号ｌＫ
１２７には、定電圧源■１が接続されている。また、第
３図に示した第２のエンコード回路２０２も同様であり
、信号線２３０．２３８には、それぞれ定電圧源Ｖ２．
Ｖ３が接続されている。

第４図は、電流源スイッチセルに設けられる論理回路Ｌ
Ｇの例を示しており、第１図の行２６５と列２７４の交
叉点に存在する電流源スイッチセルを例にとって、配線
関係を図示しているが、他のセルにおいても同様である
。この論理回路ＬＧに含まれるスイッチＳＷは、スイッ
チ信号ＳＳが１１１１１レベルになると、定電流源Ｃ８
と信号５ｉ５５との間の経路を開成する構成となってい
る。

第５図ないし第１１図は、第２図ないし第４図に含まれ
る論理回路要素の構成例を示し、これら各図において、
＜ａ　）に示す要素に対応して、（ｂ）に示す構成を用
いることができる。

次に、入力ディジタル信号１１１〜１１６が“０１１１
０１“となっている場合を例にとって、この実施例の動
作を説明する。以下に詳細に説明するが、この場合には
、第１２図中に斜線を施した“”０１　”＋　１０１”
＝２５個の電流源セルを出力状態にし、それらの出力電
流の総和を出力することになる。

また、入力ディジタル信号１１１〜１１６のうち、下位
３ピツト１１４〜１１６は、第１のエンコード回路２０
１に入力される。前述したように、この第１のエンコー
ド回路２０１は、第２図に示した構成となっているため
、その入力信号と出力信号（行選択信号）、との関係は
次の第１表で与えられる。

すなわち、電流源セルアレイ２００の行数をＮ（Ｎは正
の整数）としたとき、第１の信号線群１２０〜１２７の
うち、入力信号の下位３ビツト１１４〜１１６が表わす
数ｍ　（ｍは整数、０≦−くＭ）だけの数の信号線を、
０”の選択状態にするわけである。したがって、下位３
ピツト１１４〜１１６が１０１”である場合においては
、信゛゛　　□１２０〜１゜４、□８５１ｍ（Ｆ）ｆＴ
□。

八〇〜Ａ４が“０″′の選択状態になる。ただし、信号
線１２７には、第２図の定電圧源ｖ１から、常に“１”
レベルの信号が与えられており、この信号線１２７が選
択状態になることはない。これは、第１の信号線群１２
０〜１２７のすべてを選択状態にするということは、上
位３ピツト１１１〜１１３への桁上げに相当するため、
下位３ビツト１１４〜１１６によって、第１の信号線群
１２０〜１２７のすべてを選択状態にする必要がないた
めである。

入力ディジタル信号１１１〜１１６のうち、上位３ビツ
トは、第２のエンコード回路２０２に入力されて、エン
コードされる。第３図に示した第２のエンコード回路２
０２の入力信号と出力信号（列選択信号）との関係は、
次の第２表で与えられる。

すなわち、電流源セルアレイ２００の列数をＮ（Ｎは正
の整数）とし、入力された上位３ビツト１１１−１１３
が表わす数をｎ　　（ｎは正の整数。

０≦ｎ≦Ｎ−１）としたとき、第２の信号線群２３０〜
２３８のうち、（Ｎ＋１）本の信号線を、０″の選択状
態とするのである。上記例では、上位３ビツト１１１〜
１１３が０１１″−３であるため、４本の信号線２３０
〜２３３が“０″の選択状態となる。、ｎ−Ｑの場合で
あっても、１本の信号線は“０″としておかねばならな
いため、第３図の定電圧ｇＡＶ２は、゛Ｏｎレベルに相
当する電圧を信号線２３０に与えている。信号線２３８
には、定電圧源■３が接続されて、常に“１″レベルを
与えているが、その理由は後述する。

第２の信号線群２３０〜２３８のうち、信号線２３１〜
２３７は、Ｙ分岐されて、それぞれ分岐信号線群２８１
〜２８７中の１つの信号線となっているため、上述の例
では、分岐信号線２８１〜２８３のみが゛Ｏ″の選択状
態であって、残りの分岐信号線２８４〜２８７は１゛′
の非選択状態である。第１の信号線群２３０〜２３８の
うち、最終列の信号１１２３８は、列２７７に与えられ
るべき分岐信号線として礪能する。それは、列２７７に
は（図の右側）に隣接する列が存在しないためであって
、この信号ｔ！Ｉ４２３８は常に“１″の非選択状態で
ある。このようにして、第１２図中、矢符を付けた各信
号線が、選択状態になる。

各電流源スイッチセルに設けられる論理回路（ＬＧ、第
４図参照）は、当該論理回路ＬＧに入力される行選択信
号Ａｓｏ列選択信号り、および分岐信号２８５の状態に
応じて、次の第３表のように動作するくただし、論理回
路ＬＧの出力は、出力状態を１″で、非出力状態を０″
でそれぞれ示す）。

すなわち、（１）列選択信号Ｄ４が“１°′の非選択状
態のときは、行選択信号Ａ、および分岐信号２８５の状
態にかかわらず、論理回路ＬＧは非出力状態、（２）列
選択信号Ｄ４が１０１１でかつ分岐信号２８５が“１″
のとき、行選択信号Ａ！が０″のときのみ出力状態、（
３）列選択信号り、と分岐信号２８５とが共に°“０″
であるときには、行選択信号Ａｓの状態にかかわらず出
力状態となっている。この第３表において、列選択信号
Ｄ４が″゛１″９１″号２８５がｉｔ　Ｏｎという組合
せがないのは、第２のエンコード回路２０２においては
、図の左側の列から順番に０″を与える構成となってお
り、隣接する列のうち左側の列に対する列選択信号が“
１”で、かつ右側の列に対する列選択信号（それは、左
側の列に対する分岐信号となっている。）が“０″とい
う組合せが禁止されているからである。

したがって、入力ディジタル信号が“０１１１０１″で
あるときには、第１２図中の第１および第２のエンコー
ド回路２０１．２０２中、太線で囲んだ部分から選択信
号および分岐信号が出力され、斜線を施した電流源スイ
ッチセルが出力状態となる。当該列に属するすべての電
流源スイッチセルがすべて出力状態となっている列が３
列あり、個別に出力状態となっているセルが５個あるこ
とによって、８ｘ３＋５−２９個のセルからの出力電流
が、出力信号線群１５０〜１５７を介して総和され、出
力端子１０４からアナログ信号として出力される。

ところで、第１図に示した実施例では、第１および第２
の信号線群１２０〜１２７，２３０〜２３８は、このま
まの順序で電流源セルアレイ２００の行および列に入力
され、分岐信号線群２８１〜２８７は幾何学的に隣接す
る列にそれぞれ入力されている。しかしながら、このよ
うな順序で電流源セルアレイ２００に選択信号等を入力
させることは必ずしも必要ではない。すなわち、第１の
信号線群１２０〜１２７と各行との関係は任意であって
よく、また第２の信号線群２３０〜２３８と各列との関
係も特に限定されない。分岐信号線群２８１〜２８７に
ついては、第２の信号線群２３０〜２３８が各列に入力
された順序に沿って１つずつシフトさせた関係にある列
にそれぞれ入力させてあけばよい。このような変形を行
なった第２の実施例を第１３図に示す。この第２の実施
例では、これらの配線関係を除いた他の構成は第１の実
施例と同様である。また、この第２の実施例のような配
線を行なった場合に、入力ディジタル信号１１１〜１１
６が“０００００１’”から“１１１１１１”まで順次
増加するに従って、順次出力状態となっていくセルの順
序を第１４図に示す。

第１４図中、セル内に書込まれた数字は、この順序を示
した番号である。

第１５図は、この発明の第３の実施例を示す。

この第３の実施例においては、電流源セルアレイ３００
中の各電流源スイッチセルに、第４図の論理回路ＬＧと
、この論理回路ＬＧの出力に対して相補的な出力を発生
する相補的論理回路（図示せず）とを組合わせて設けて
いる。各相補的論理回路の出力は、各行３６０〜３６７
に沿って設けられた相補出力信号線群２５０〜２５７に
沿って出力され、第２の出力端子１０５から総和出力と
して出力される。残余の構成は、第１の実施例と同様で
ある。このためこの第３の実施例では、ディジタルアナ
ログ変換出力のほか、その相補出力も得られることにな
る。

上記各実施例では、ディジタル入力信号として６ビツト
信号を考えたが、この発明にかかるＤ／Ａコンバータは
、任意のＬビット（Ｌは正の整数）信号を入力として、
ディジタルアナログ変換を行なうように構成することが
できる。入力ディジタル信号のうち、行選択・列選択に
使用するためのビットも、一般にそれぞれ見７．見２　
（見１．立２はともに整数、ｌｔ　＋１ｚ−Ｌ）個のビ
ットとすればよい。

この発明においては、行選択信号発生手段および列選択
信号発生手段の具体的構成を限定するものではないが、
第２図および第３図に示すような論理ゲート構成とすれ
ば、従来のＲＯＭを使用したエンコード回路に比べて占
有面積が減少する。

また、上記実施例では、電流源スイッチセルを開成する
スイッチに至るまでの論理回路が２段で済むことから、
この列選択信号発生手段内におけるｊ 遅延時間は、さらに減少するという効果をも有する。

［発明の効果］ 以上説明したように、この発明によれば、列選択信号発
生手段において２種類の列選択信号を発生する必要がな
いため、これら２種類の列遍択信号間で発生していた遅
延が生ずることなく、この遅延を原因とする誤動作を防
止することができる。

また、このように列選択信号発生手段が有するべき機能
が少なくなるため、その構成も簡易となり、占有面積の
小さなり／Ａコンバータが得られる。

さらに、遅延時間の減少によって、高速動作を行なうこ
とのできるＤ／Ａコンバータとなっている。

【図面の簡単な説明】

第１図、第１３図および第１５図は、イれぞ昨この発明
の第１ないし第３の実施例を示す図、第２図および第３
図はそれぞれこの発明の実施例で用いられる第１および
第２のエンコード回路の構成例を示す図、第４図はこの
発明の実施例で用いられる論理回路ＬＧの例を示す図、
第５図ないし第１１図はこの発明の実施８１！ｒ用いら
れる論理回路要素を示す図、第１２図はこの発明の第１
の実施例における動作を説明するための図、第１４図は
この発明の第２の実施例における動作を説明するための
図、第１６図は従来のＤ／Ａコンバータの例を示す図で
ある。 図において、２００および３００は電流源セルアレイ、
２０１は第１のエンコード回路、２０２は第２のエンコ
ード回路、１０４および１０５は出力端子、１１１ない
し１１６は入力ディジタル信号、ＬＧは論理回路、１２
０〜１２７は第１の信号線群、２３０〜２３８は第２の
信号線群、２８１〜２８７は分岐信号線群、１５０〜１
５７および２５０〜２５７は出力信号線群をそれぞれ示
す。

Claims (4)

【特許請求の範囲】
1. （１）Ｍ行Ｎ列（Ｍ、Ｎは正の整数）のマトリクス状に
   配列された電流源スイッチセルを有する電流源セルアレ
   イを含み、入力したＬビットディジタル信号（Ｌは正の
   整数）をアナログ信号へと変換するディジタルアナログ
   変換器であつて、 前記Ｌビットディジタル信号のうちのｌ＿１ビット（０
   ≦ｌ＿１＜Ｌ、ｌ＿１は整数）を入力して、前記電流源
   セルアレイ中のｍ個の行（０≦ｍ＜Ｍ、ｍは整数）を選
   択するための行選択信号を発生する行選択信号発生手段
   と、 前記Ｌビットディジタル信号のうちのｌ＿２ビット（０
   ≦ｌ＿２＜Ｌ、ｌ＿１＋ｌ＿２＝Ｌ、Ｌ＿２は整数）を
   入力して、前記電流源セルアレイ中の（ｎ＋１）個の行
   （０≦ｎ≦Ｎ−１、ｎは整数）を選択するための列選択
   信号を発生する列選択信号発生手段と、 前記行選択信号および前記列選択信号をそれぞれ前記電
   流源セルアレイの各行および各列へと伝達する行選択信
   号伝達手段および列選択信号伝達手段と、 前記行選択信号と前記列選択信号とに応じて選択された
   前記電流源スイッチセルからの出力電流を総和して出力
   する出力手段とを備え、 前記電流源スイッチセルのそれぞれには、当該電流源ス
   イッチセルが前記（ｎ＋１）個の列のうちの所定の１つ
   の列に属するか否かを判別し、その判別結果に従つて、
   前記行選択信号と前記列選択信号とに応じて当該電流源
   スイッチセルの選択スイッチング制御を行なう選択スイ
   ッチング手段が設けられたディジタルアナログ変換器。
2. （２）前記選択スイッチング手段は、前記列選択信号か
   らの分岐信号を入力する分岐信号入力手段と、前記分岐
   信号、前記行選択信号および前記列選択信号を入力とす
   る論理回路とを含み、前記分岐信号は、前記電流源セル
   アレイの各列に与えられる前記列選択信号を、所定の順
   序に従つて１つずつシフトさせた対応関係で前記電流源
   スイッチセルへと入力された、特許請求の範囲第１項記
   載のディジタルアナログ変換器。
3. （３）前記電流源スイッチセルのうち、前記選択スイッ
   チング手段によつて選択されなかつた電流源スイッチセ
   ルからの出力電流の総和を出力する第２の出力手段が設
   けられた、特許請求の範囲第１項または第２項記載のデ
   ィジタルアナログ変換器。
4. （４）前記行選択信号発生手段と前記列選択信号発生手
   段とは、それぞれ単段の組合せ論理ゲートによつて形成
   された、特許請求の範囲第１項ないし第３項のいずれか
   に記載のディジタルアナログ変換器。