JPH02306723A - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JPH02306723A JPH02306723A JP1128301A JP12830189A JPH02306723A JP H02306723 A JPH02306723 A JP H02306723A JP 1128301 A JP1128301 A JP 1128301A JP 12830189 A JP12830189 A JP 12830189A JP H02306723 A JPH02306723 A JP H02306723A
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims 2
- 230000006866 deterioration Effects 0.000 abstract description 11
- 239000000203 mixture Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 17
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 235000007119 Ananas comosus Nutrition 0.000 description 1
- 244000099147 Ananas comosus Species 0.000 description 1
- 230000003121 nonmonotonic effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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-
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ディジタル・アナログ変換器（以下、ＤＡ変
換器と略記する）に係り、特に二次元のセグメント配列
内部のセグメント配置に関する。
換器と略記する）に係り、特に二次元のセグメント配列
内部のセグメント配置に関する。
（従来の技術）
一般に、ビデオ信号処理用などの高速のＤＡ変換器には
、セグメント電流方式、重み付は電流方式および、その
２つの組合わせによる方式がある。
、セグメント電流方式、重み付は電流方式および、その
２つの組合わせによる方式がある。
従来のセグメント電流方式は、第７図に示すように、ｎ
ビットのパイナコードのディジタル信号入力に対応して
（２’−１）個の同じセグメント（定電流源）Ａｔ〜Ａ
（２ｎ−１）を半導体チップ上に用意し、その各一端
側を接地電位に接続し、その各他端をそれぞれスイッチ
回路ＳＷ・・・により電流出力端子１ ｏｕｔまたはＩ
ｏｕｔに接続し、電流出力端子１ ｏｕｔまたはＩ
ｏｕｔに接続すべき定電流源をディジタル信号入力の増
加に応じて定電流源Ａ Ｉ −Ａ （２ｎ−１）の一端
側から他端側へ向かって１個づつ増加させるようにスイ
ッチ回路ＳＷ・・・を制御するものである。
ビットのパイナコードのディジタル信号入力に対応して
（２’−１）個の同じセグメント（定電流源）Ａｔ〜Ａ
（２ｎ−１）を半導体チップ上に用意し、その各一端
側を接地電位に接続し、その各他端をそれぞれスイッチ
回路ＳＷ・・・により電流出力端子１ ｏｕｔまたはＩ
ｏｕｔに接続し、電流出力端子１ ｏｕｔまたはＩ
ｏｕｔに接続すべき定電流源をディジタル信号入力の増
加に応じて定電流源Ａ Ｉ −Ａ （２ｎ−１）の一端
側から他端側へ向かって１個づつ増加させるようにスイ
ッチ回路ＳＷ・・・を制御するものである。
このセグメント電流方式では、変換精度を上げるために
は、各定電流源の電流値Ｉを揃えることが必要となるが
、電流出力端子１ ｏｕｔまたはＩ ｏｕｔと各定電流
源Ａｔ−Ａ（２ｎ−１）との間の配線抵抗の差や、各定
電流源ＡＩ−Ａ（２°−１）の素子特性のばらつきなど
により、各電流値■を揃えることが困難となり、この各
電流値のばらつきによる精度の劣化が生じる。
は、各定電流源の電流値Ｉを揃えることが必要となるが
、電流出力端子１ ｏｕｔまたはＩ ｏｕｔと各定電流
源Ａｔ−Ａ（２ｎ−１）との間の配線抵抗の差や、各定
電流源ＡＩ−Ａ（２°−１）の素子特性のばらつきなど
により、各電流値■を揃えることが困難となり、この各
電流値のばらつきによる精度の劣化が生じる。
この各定電流源Ａ１〜Ａ （２”−１）の電流値のば゛
らつきによる精度の劣化を抑制するためのセグメント
配置が、文献”Ａｎ ８０−ＭＨｚ ８−ｂｌｔ ０Ｍ
Ｏ８Ｄ／ＡＣｏｎｖｅｒｔｅｒ ’ 、 Ｊ、５
ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 Ｍ
ｏｌ。
らつきによる精度の劣化を抑制するためのセグメント
配置が、文献”Ａｎ ８０−ＭＨｚ ８−ｂｌｔ ０Ｍ
Ｏ８Ｄ／ＡＣｏｎｖｅｒｔｅｒ ’ 、 Ｊ、５
ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 Ｍ
ｏｌ。
５Ｃ−２１，Ｎｏ、６． Ｐ、Ｐ、９８３−９８８．Ｄ
ｅｃ、１９８６ に記述されている。これは、第８図
に示すように形成した定電流源Ａｌ −Ａ（２”−１）
の配列に対して、ディジタル信号入力の増加に応じて１
個づつ増加させるように定電流源を選択する際、最初に
定電流源配列の中心位置の定電流源Ａ１を選択し、次い
で、この中心位置の定電流源■１に対して両側の定電流
源Ａ２、Ａ３・・・を交互に（対称的に）選択すること
により、配線抵抗Ｒの差などによる電流値のばらつき分
を抑制するものである。
ｅｃ、１９８６ に記述されている。これは、第８図
に示すように形成した定電流源Ａｌ −Ａ（２”−１）
の配列に対して、ディジタル信号入力の増加に応じて１
個づつ増加させるように定電流源を選択する際、最初に
定電流源配列の中心位置の定電流源Ａ１を選択し、次い
で、この中心位置の定電流源■１に対して両側の定電流
源Ａ２、Ａ３・・・を交互に（対称的に）選択すること
により、配線抵抗Ｒの差などによる電流値のばらつき分
を抑制するものである。
一方、従来のセグメント電流方式と重み付は電流方式と
の組合わせによる方式は、文献“Ａｎ８−ｂｉｔ ０Ｍ
Ｏ８Ｖｉｄｅｏ ＤＡＣ” 、ｌ５ＳＣＯＤＩｇ、Ｔｅ
ｃｈ、Ｐａｐｅｒｓ。
の組合わせによる方式は、文献“Ａｎ８−ｂｉｔ ０Ｍ
Ｏ８Ｖｉｄｅｏ ＤＡＣ” 、ｌ５ＳＣＯＤＩｇ、Ｔｅ
ｃｈ、Ｐａｐｅｒｓ。
Ｐ、Ｐ、３２−３３．Ｆｅｂ、１９８５に記述されてい
る。これは、第９図に示すように、８ビツトのバイナリ
−フードのディジタル信号入力を上位４ビツトと下位４
ビツトとに分け、上位４ビツトにより選択される１６個
の定電流源Ａ１〜Ａ１５の各電流値には下位４ビツトに
より選択される１６個の定電流源Ｂｌ〜Ｂ１５の各電流
値！の１６倍の重み付けを行って定電流源配列を形成し
、上位ビットと下位ビットとにそれぞれ前記したような
セグメント電流方式を採用したものである。
る。これは、第９図に示すように、８ビツトのバイナリ
−フードのディジタル信号入力を上位４ビツトと下位４
ビツトとに分け、上位４ビツトにより選択される１６個
の定電流源Ａ１〜Ａ１５の各電流値には下位４ビツトに
より選択される１６個の定電流源Ｂｌ〜Ｂ１５の各電流
値！の１６倍の重み付けを行って定電流源配列を形成し
、上位ビットと下位ビットとにそれぞれ前記したような
セグメント電流方式を採用したものである。
この組合わせ方式は、前記したようなセグメント電流方
式と比べて、ディジタル信号入力をデコ−ドしてセグメ
ント選択信号を出力するためのデコーダをかなり簡略化
すると共に高分解能化が可能となる。
式と比べて、ディジタル信号入力をデコ−ドしてセグメ
ント選択信号を出力するためのデコーダをかなり簡略化
すると共に高分解能化が可能となる。
しかし、この方式の場合も、従来のセグメント電流方式
と同様に、変換精度を上げるためには、上位ビットでの
各定電流［Ａ１−Ａ１５の電流値１６１を揃えると共に
、下位ビットでの各定電流源８１〜Ｂ１５の電流値Ｉを
揃えることが必要となるが、電流出力端子１ ｏｕｔま
たはＩ ｏｕｔと各定電流源との間の配線抵抗の差や、
各定電流源の素子特性のばらつきなどにより、各電流値
１６１または■を揃えることが困難となり、この各電流
値のばらつきによる精度の劣化が生じる。
と同様に、変換精度を上げるためには、上位ビットでの
各定電流［Ａ１−Ａ１５の電流値１６１を揃えると共に
、下位ビットでの各定電流源８１〜Ｂ１５の電流値Ｉを
揃えることが必要となるが、電流出力端子１ ｏｕｔま
たはＩ ｏｕｔと各定電流源との間の配線抵抗の差や、
各定電流源の素子特性のばらつきなどにより、各電流値
１６１または■を揃えることが困難となり、この各電流
値のばらつきによる精度の劣化が生じる。
さらに、最悪の場合には、上位ビットの各定電流源Ａ１
〜Ａ１５と下位ビットの各定電流ｉＢ１〜Ｂ１５との電
流値の比率が揃わないと、第１０図に示すように、上位
ビットの変化点でのＤＡ変換出力レベルが上位ビットの
内容の変化方向（増加または減少）によって異なり、上
位ビットの変化点でＤＡ変換出力レベルに段差が生じ、
ＤＡ変換器の重要な特性である単調増加性すら保証でき
なくなる。
〜Ａ１５と下位ビットの各定電流ｉＢ１〜Ｂ１５との電
流値の比率が揃わないと、第１０図に示すように、上位
ビットの変化点でのＤＡ変換出力レベルが上位ビットの
内容の変化方向（増加または減少）によって異なり、上
位ビットの変化点でＤＡ変換出力レベルに段差が生じ、
ＤＡ変換器の重要な特性である単調増加性すら保証でき
なくなる。
（発明が解決しようとする課題）
上記したように従来のセグメント電流方式と重み付は電
流方式との組合わせによる方式のＤＡ変換器は、各定電
流源セグメントと電流出力端子との間の配線抵抗の差や
、各定電流源セグメントの素子特性のばらつきなどによ
り、各電流値を揃えることが困難となり、この各電流値
のばらつきによる精度の劣化が生じ、さらに、最悪の場
合には、上位ビットの各定電流源セグメントと下位ビッ
トの各定電流源セグメントとの電流値の比率のばらつき
により、上位ビットの変化点でのＤＡ変換出力レベルが
上位ビットの内容の変化方向によって異なり、上位ビッ
トの変化点でＤＡ変換出力レベルに段差が生じ、ＤＡ変
換器の重要な特性である単調増加性すら保証できなくな
るという問題がある。
流方式との組合わせによる方式のＤＡ変換器は、各定電
流源セグメントと電流出力端子との間の配線抵抗の差や
、各定電流源セグメントの素子特性のばらつきなどによ
り、各電流値を揃えることが困難となり、この各電流値
のばらつきによる精度の劣化が生じ、さらに、最悪の場
合には、上位ビットの各定電流源セグメントと下位ビッ
トの各定電流源セグメントとの電流値の比率のばらつき
により、上位ビットの変化点でのＤＡ変換出力レベルが
上位ビットの内容の変化方向によって異なり、上位ビッ
トの変化点でＤＡ変換出力レベルに段差が生じ、ＤＡ変
換器の重要な特性である単調増加性すら保証できなくな
るという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、それぞれセグメント電流方式を採用した複数
のディジタル・アナログ変換器における各セグメントの
位置に依存する電流または電荷の値のばらつきによる精
度の劣化を抑制でき、複数のＤＡ変換器の特性を揃える
ことが可能な高精度のディジタル・アナログ変換器を提
供することにある。
の目的は、それぞれセグメント電流方式を採用した複数
のディジタル・アナログ変換器における各セグメントの
位置に依存する電流または電荷の値のばらつきによる精
度の劣化を抑制でき、複数のＤＡ変換器の特性を揃える
ことが可能な高精度のディジタル・アナログ変換器を提
供することにある。
また、本発明は、各セグメント群内におけるセグメント
の位置に依存する電流または電荷の値のばらつきによる
精度の劣化を抑制し得ると共に、複数のセグメント群間
の電流または電荷の値の比率のばらつきがあっても、単
調増加性を保証し得ると共に全体としての直線性がよく
、高精度、高分解能のディジタル・アナログ変換器を提
供することを目的とする。
の位置に依存する電流または電荷の値のばらつきによる
精度の劣化を抑制し得ると共に、複数のセグメント群間
の電流または電荷の値の比率のばらつきがあっても、単
調増加性を保証し得ると共に全体としての直線性がよく
、高精度、高分解能のディジタル・アナログ変換器を提
供することを目的とする。
［発明の構成］
（課題を解決するための手段）
第１の発明のディジタル・アナログ変換器は、それぞれ
ディジタル信号入力をデコードした信号により出力のた
めのセグメントが選択されるセグメント群を有する複数
（ｍ）個のディジタル・アナログ変換器が同じ半導体チ
ップ上に形成され、このｍ個のディジタル・アナログ変
換器の各セグメントが混在するように配置されて全体と
して二次元のセグメント配列が形成され、かつ個々のデ
ィジタル・ナナログ変換器のセグメント群の重心位置が
それぞれ上記全体のセグメント配列のほぼ中心位置に一
致するように配置されていることを特徴とする。
ディジタル信号入力をデコードした信号により出力のた
めのセグメントが選択されるセグメント群を有する複数
（ｍ）個のディジタル・アナログ変換器が同じ半導体チ
ップ上に形成され、このｍ個のディジタル・アナログ変
換器の各セグメントが混在するように配置されて全体と
して二次元のセグメント配列が形成され、かつ個々のデ
ィジタル・ナナログ変換器のセグメント群の重心位置が
それぞれ上記全体のセグメント配列のほぼ中心位置に一
致するように配置されていることを特徴とする。
第２の発明のディジタル・アナログ変換器は、ｎビット
コードのディジタル信号人力がビットの重みに応じて複
数（ｍ）個にグループ分けされた各グループのディジタ
ル信号をそれぞれデコードした信号によりそれぞれ出力
のためのセグメントが選択されると共に、各グループに
応じて出力の重み付けがなされたｍ個のセグメント群が
同じ半導体チップ上に形成され、このｍ個のセグメント
群の各セグメントが混在するように配置されて全体とし
て二次元のセグメント配列が形成され、かつ個々のグル
ープのセグメント群の重心位置がそれぞれ上記全体のセ
グメント配列のほぼ中心位置に一致するように配置され
ていることを特徴とする。
コードのディジタル信号人力がビットの重みに応じて複
数（ｍ）個にグループ分けされた各グループのディジタ
ル信号をそれぞれデコードした信号によりそれぞれ出力
のためのセグメントが選択されると共に、各グループに
応じて出力の重み付けがなされたｍ個のセグメント群が
同じ半導体チップ上に形成され、このｍ個のセグメント
群の各セグメントが混在するように配置されて全体とし
て二次元のセグメント配列が形成され、かつ個々のグル
ープのセグメント群の重心位置がそれぞれ上記全体のセ
グメント配列のほぼ中心位置に一致するように配置され
ていることを特徴とする。
（作 用）
第１の発明のディジタル・アナログ変換器によれば、個
々のＤＡ変換器のセグメント群の重心位置がそれぞれ上
記全体のセグメント配列のほぼ中心位置に一致するよう
に配置されているので、２個のＤＡ変換器の特性は、チ
ップ上の位置の相違によるばらつきが生じることがなく
、はぼ揃うことになる。
々のＤＡ変換器のセグメント群の重心位置がそれぞれ上
記全体のセグメント配列のほぼ中心位置に一致するよう
に配置されているので、２個のＤＡ変換器の特性は、チ
ップ上の位置の相違によるばらつきが生じることがなく
、はぼ揃うことになる。
第２の発明のディジタル・アナログ変換器によれば、個
々のセグメント群内での各セグメントの位置の相違によ
る電流あるいは電荷の値のばらつきとか、個々のセグメ
ント群間のセグメントの電流あるいは電荷の値の比率の
ばらつきがあっても、個々のセグメント群におけるオン
しているセグメント群の平均電流あるいは平均電荷はそ
れぞれ常にほぼ一定値になり、個々のセグメント群間の
ばらつきによる影響が抑制されることになる。これによ
り、上位側ビットの変化点でＯＤＡ変換出力レベルが上
位側ビットの内容の変化方向によらずにほぼ一定となり
、単調増加性が改善され、全体としての直線性が向上し
、高精度、高分解能が得られる。
々のセグメント群内での各セグメントの位置の相違によ
る電流あるいは電荷の値のばらつきとか、個々のセグメ
ント群間のセグメントの電流あるいは電荷の値の比率の
ばらつきがあっても、個々のセグメント群におけるオン
しているセグメント群の平均電流あるいは平均電荷はそ
れぞれ常にほぼ一定値になり、個々のセグメント群間の
ばらつきによる影響が抑制されることになる。これによ
り、上位側ビットの変化点でＯＤＡ変換出力レベルが上
位側ビットの内容の変化方向によらずにほぼ一定となり
、単調増加性が改善され、全体としての直線性が向上し
、高精度、高分解能が得られる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すＤＡ変換器は、それぞれｎ（≧２）ビット
（例えば３ビツト）のバイナリ−コードのディジタル信
号入力をデコードした信号により、電流出力のためのセ
グメントが選択されるセグメント群を有する複数個（例
えば２個）のＤＡ変換器が同じ半導体チップ上に形成さ
れ、この２個のＤＡ変換器の各セグメントが混在するよ
うに配置されて全体として二次元のセグメント配列が形
成され、かつ個々のＤＡ変換器のセグメント群の重心位
置がそれぞれ上記全体のセグメント配列のほぼ中心位置
に一致するように配置されている。
（例えば３ビツト）のバイナリ−コードのディジタル信
号入力をデコードした信号により、電流出力のためのセ
グメントが選択されるセグメント群を有する複数個（例
えば２個）のＤＡ変換器が同じ半導体チップ上に形成さ
れ、この２個のＤＡ変換器の各セグメントが混在するよ
うに配置されて全体として二次元のセグメント配列が形
成され、かつ個々のＤＡ変換器のセグメント群の重心位
置がそれぞれ上記全体のセグメント配列のほぼ中心位置
に一致するように配置されている。
即ち、第１のＤＡ変換器は、デコードした信号５ｌ−５
７により各対応して電流出力が選択されるセグメントＡ
１〜Ａ７群を有し、第２のＤＡ変換器は、デコードした
信号Ｓｌ“〜Ｓ７°により電流出力が選択されるセグメ
ントＢ１−８７群を有している。この場合、セグメント
Ａ１〜Ａ７およびＢｌ−Ｂ７は、それぞれ例えば４個の
セグメントを有しており、それぞれ４個のセグメントＡ
ｔおよびＢ１が一行内で混在した状態で配置され、以下
、同様に、それぞれ４個のセグメントＢ２およびＡ２
、Ａ３およびＢ３、・・・が−行内で配置されている。
７により各対応して電流出力が選択されるセグメントＡ
１〜Ａ７群を有し、第２のＤＡ変換器は、デコードした
信号Ｓｌ“〜Ｓ７°により電流出力が選択されるセグメ
ントＢ１−８７群を有している。この場合、セグメント
Ａ１〜Ａ７およびＢｌ−Ｂ７は、それぞれ例えば４個の
セグメントを有しており、それぞれ４個のセグメントＡ
ｔおよびＢ１が一行内で混在した状態で配置され、以下
、同様に、それぞれ４個のセグメントＢ２およびＡ２
、Ａ３およびＢ３、・・・が−行内で配置されている。
そして、上記ＡｌおよびＢ１が混在する行を中心にして
、列方向の両側へ、Ｂ２およびＡ２が混在する行、八３
およびＢ３が混在する行、・・・が交互に例えば図示の
如く配置されている。
、列方向の両側へ、Ｂ２およびＡ２が混在する行、八３
およびＢ３が混在する行、・・・が交互に例えば図示の
如く配置されている。
なお、各セグメントＡｔ−Ａ７（またはＢｌ〜Ｂ７）は
、それぞれ例えば第２図（ａ）あるいは（ｂ）に示すよ
うに構成されている。即ち、第２図（ａ）のセグメント
ＡＩ−Ａ７は、それぞれ４個の定電流源ＡＩ’〜Ａ７゛
（またはＢｌ’〜Ｂ７°）と、デコードした信号５Ｌ−
３７あるいはＳ１°〜Ｓ７’のうちの各対応する信号に
より制御されて、定電流源Ａ１°〜Ａ７°（またはＢｌ
’〜Ｂ７°）を電流出力端Ｉ ｏｕｔまたはＩ ｏｕｔ
に選択的に接続するスイッチ回路ＳＷ・・・とにより構
成されている。
、それぞれ例えば第２図（ａ）あるいは（ｂ）に示すよ
うに構成されている。即ち、第２図（ａ）のセグメント
ＡＩ−Ａ７は、それぞれ４個の定電流源ＡＩ’〜Ａ７゛
（またはＢｌ’〜Ｂ７°）と、デコードした信号５Ｌ−
３７あるいはＳ１°〜Ｓ７’のうちの各対応する信号に
より制御されて、定電流源Ａ１°〜Ａ７°（またはＢｌ
’〜Ｂ７°）を電流出力端Ｉ ｏｕｔまたはＩ ｏｕｔ
に選択的に接続するスイッチ回路ＳＷ・・・とにより構
成されている。
また、第２図（ｂ）の容量型セグメントは、それぞれ４
個の容ｆｆ１Ａ１”〜Ａ７”（またはＢ１”〜Ｂ７”）
と、デコードした信号Ｓ１〜Ｓ７あるいはＳＬ”〜Ｓ７
°のうちの各対応する信号により制御されて、容ｆｆ１
Ａ１”〜Ａ７”（またはＢｌ“〜Ｂ７”）を電圧出力端
Ｖ ｏｕｔに選択的に接続するスイッチ回路ＳＷ・・・
とにより構成されており、電荷再分布型のＤＡ変換器に
用いられる。
個の容ｆｆ１Ａ１”〜Ａ７”（またはＢ１”〜Ｂ７”）
と、デコードした信号Ｓ１〜Ｓ７あるいはＳＬ”〜Ｓ７
°のうちの各対応する信号により制御されて、容ｆｆ１
Ａ１”〜Ａ７”（またはＢｌ“〜Ｂ７”）を電圧出力端
Ｖ ｏｕｔに選択的に接続するスイッチ回路ＳＷ・・・
とにより構成されており、電荷再分布型のＤＡ変換器に
用いられる。
以下、各セグメントＡ１〜Ａ７ （またはＢｌ〜Ｂ７
）は、第２図（ａ）に示したような定電流源Ａ１°〜Ａ
７゛（またはＢ１°〜Ｂ７゛）が用いられているものと
して説明する。
）は、第２図（ａ）に示したような定電流源Ａ１°〜Ａ
７゛（またはＢ１°〜Ｂ７゛）が用いられているものと
して説明する。
このような形成された二次元のセグメント配列を有する
ＤＡ変換器によれば、個々のＤＡ変換器のセグメント群
Ａｔ−Ａ７およびＢ１〜ＢＴの各重心位置がそれぞれ上
記全体のセグメント配列のほぼ中心位置に一致するよう
に配置されているので、２個のＤＡ変換器の特性は、チ
ップ上の位置のｔ１違による各セグメントの電流値のば
らつき（位置に依存する素子のばらつきや、各セグメン
トと電流出力端Ｉ ｏｕｔとの間の配線抵抗の差による
ばらつきなどによる）が生じることがなく、はぼ揃うこ
とになる。
ＤＡ変換器によれば、個々のＤＡ変換器のセグメント群
Ａｔ−Ａ７およびＢ１〜ＢＴの各重心位置がそれぞれ上
記全体のセグメント配列のほぼ中心位置に一致するよう
に配置されているので、２個のＤＡ変換器の特性は、チ
ップ上の位置のｔ１違による各セグメントの電流値のば
らつき（位置に依存する素子のばらつきや、各セグメン
トと電流出力端Ｉ ｏｕｔとの間の配線抵抗の差による
ばらつきなどによる）が生じることがなく、はぼ揃うこ
とになる。
しかも、２個のＤＡ変換器に対して、それぞれ対応する
ディジタル信号入力の増加に応じて電流出力を取り出す
セグメントを１個づつ増加させるように選択する際、最
初にセグメント配列の中心行のセグメントを選択し、次
いで、中心行のセグメントに対して列方向の両側の行の
セグメントを交互に（対称的に）選択するようにすれば
、順次選択されるセグメント群の重心位置が、それぞれ
上記全体のセグメント配列のほぼ中心位置に一致する。
ディジタル信号入力の増加に応じて電流出力を取り出す
セグメントを１個づつ増加させるように選択する際、最
初にセグメント配列の中心行のセグメントを選択し、次
いで、中心行のセグメントに対して列方向の両側の行の
セグメントを交互に（対称的に）選択するようにすれば
、順次選択されるセグメント群の重心位置が、それぞれ
上記全体のセグメント配列のほぼ中心位置に一致する。
従って、個々のＤＡ変換器内での各セグメントの位置の
相違による電流値のばらつき分が抑制され、高精度のＤ
Ａ変換器が得られる。
相違による電流値のばらつき分が抑制され、高精度のＤ
Ａ変換器が得られる。
第３図は、他の実施例に係るＤＡ変換器を示しており、
ｎビットコードのディジタル信号入力がビットの重みに
応じて複数個にグループ分けされた各グループのディジ
タル信号をそれぞれデコード・した信号により、それぞ
れ電流出力のためのセグメントが選択されると共に、各
グループに応じて電流出力の重み付けがなされた２個の
セグメント群が同じ半導体チップ上に形成され、この２
個のセグメント群の各セグメントが混在するように配置
されて全体として二次元のセグメント配列が形成され、
かつ個々のグループのセグメント群の重心位置がそれぞ
れ上記全体のセグメント配列のほぼ中心位置に一致する
ように配置されている。
ｎビットコードのディジタル信号入力がビットの重みに
応じて複数個にグループ分けされた各グループのディジ
タル信号をそれぞれデコード・した信号により、それぞ
れ電流出力のためのセグメントが選択されると共に、各
グループに応じて電流出力の重み付けがなされた２個の
セグメント群が同じ半導体チップ上に形成され、この２
個のセグメント群の各セグメントが混在するように配置
されて全体として二次元のセグメント配列が形成され、
かつ個々のグループのセグメント群の重心位置がそれぞ
れ上記全体のセグメント配列のほぼ中心位置に一致する
ように配置されている。
即ち、例えば８ビツトのバイナリ−コードのディジタル
信号入力が上位４ビツトのグループおよび下位４ビツト
のグループに分けられ、上位４ビツトのグループに対応
するＤＡ変換器部は、デコードした信号８１〜Ｓ１５に
より各対応して電流出力が選択されるセグメントＡ１−
Ａ１５群を有し、下位４ビツトのグループに対応するＤ
Ａ変換器部は、デコードした信号Ｓｌ°〜Ｓ１５°によ
り電流出力が選択されるセグメント８１〜Ｂ１５群を存
している。この場合、上記セグメントＡＩ −Ａ１５は
、それぞれセグメントＢ１−８１５の電流値の１６（−
２４）倍の電流値を有するようにそれぞれ１６個のセグ
メントを並列に育している。
信号入力が上位４ビツトのグループおよび下位４ビツト
のグループに分けられ、上位４ビツトのグループに対応
するＤＡ変換器部は、デコードした信号８１〜Ｓ１５に
より各対応して電流出力が選択されるセグメントＡ１−
Ａ１５群を有し、下位４ビツトのグループに対応するＤ
Ａ変換器部は、デコードした信号Ｓｌ°〜Ｓ１５°によ
り電流出力が選択されるセグメント８１〜Ｂ１５群を存
している。この場合、上記セグメントＡＩ −Ａ１５は
、それぞれセグメントＢ１−８１５の電流値の１６（−
２４）倍の電流値を有するようにそれぞれ１６個のセグ
メントを並列に育している。
そして、セグメントＢｌ −Ｂ１５が一列内に配置され
、このセグメントＢｌ −８１５の列を中心にして、行
方向の両側にセグメントＡ１〜Ａ１５がそれぞれ８個づ
つ配置されている。また、セグメントＢ１−８１５の列
においては、Ｂ１の位置を中心にして、列方向の両側へ
、Ｂ９、Ｂ１４、・・・が交互に例えば図示の如く配置
されている。そして、セグメントＡ１〜Ａ１５は、ＡＩ
の行（Ｂｌを含む）を中心にして、列方向の両側へ、Ａ
９の行、Ａ１４の行、・・・が交互に例えば図示の如く
配置されている。
、このセグメントＢｌ −８１５の列を中心にして、行
方向の両側にセグメントＡ１〜Ａ１５がそれぞれ８個づ
つ配置されている。また、セグメントＢ１−８１５の列
においては、Ｂ１の位置を中心にして、列方向の両側へ
、Ｂ９、Ｂ１４、・・・が交互に例えば図示の如く配置
されている。そして、セグメントＡ１〜Ａ１５は、ＡＩ
の行（Ｂｌを含む）を中心にして、列方向の両側へ、Ａ
９の行、Ａ１４の行、・・・が交互に例えば図示の如く
配置されている。
このような形成された二次元のセグメント配列を有する
ＤＡ変換器によれば、個々のＤＡ変換器部のセグメント
群Ａｔ −Ａ１５およびＢｌ −Ｂ１５の各重心位置が
それぞれ上記全体のセグメント配列のほぼ中心位置に一
致するように配置されているので、各セグメントの位置
の相違による電流値のばらつき分が抑制される。しかも
、個々のＤＡ変換器部に対して、それぞれ対応するディ
ジタル信号入力の増加に応じて電流出力を取り出すセグ
メントを１個づつ増加させるように選択する際、最初に
セグメント配列の中心行のセグメントを選択し、次いで
、中心行のセグメントに対して列方向の両側の行のセグ
メントを交互に（対称的に）選択するようにすれば、順
次選択されるセグメント群の重心位置が、それぞれ上記
全体のセグメント配列のほぼ中心位置に一致する。
ＤＡ変換器によれば、個々のＤＡ変換器部のセグメント
群Ａｔ −Ａ１５およびＢｌ −Ｂ１５の各重心位置が
それぞれ上記全体のセグメント配列のほぼ中心位置に一
致するように配置されているので、各セグメントの位置
の相違による電流値のばらつき分が抑制される。しかも
、個々のＤＡ変換器部に対して、それぞれ対応するディ
ジタル信号入力の増加に応じて電流出力を取り出すセグ
メントを１個づつ増加させるように選択する際、最初に
セグメント配列の中心行のセグメントを選択し、次いで
、中心行のセグメントに対して列方向の両側の行のセグ
メントを交互に（対称的に）選択するようにすれば、順
次選択されるセグメント群の重心位置が、それぞれ上記
全体のセグメント配列のほぼ中心位置に一致する。
即ち、上位４ビツトが（００００） −（０００１）
−（００１０）−（００１１） −（０１００）・・・
と進むにつれて、デコード信号の８１〜Ｓ１５が全てオ
フ−８１がオン−８１およびＢ２がオン→Ｓ１〜Ｓ３が
オン→Ｓ１〜Ｓ４がオン・・・となるように順次選択し
ていけば、オンしているセグメント群の平均電流はその
重心位置にあるセグメントＡＩの電流と等しいと考えら
れる。同様に、下位４ビツトが（００００）→（０００
１）→（００１０） −（００１１） −（０１００）
・・・と進むにつれて、デコード信号の８１″〜Ｓ１５
°が全てオフ−３ｔ’がオン→Ｓｌ’およびＳ２°がオ
ン→Ｓｌ°〜Ｓ３°がオン→Ｓｌ°〜Ｓ４°がオン・・
・となるように順次選択していけば、オンしているセグ
メント群の平均電流はその重心位置にあるセグメントＢ
ｌの電流と等しいと考えられるからである。
−（００１０）−（００１１） −（０１００）・・・
と進むにつれて、デコード信号の８１〜Ｓ１５が全てオ
フ−８１がオン−８１およびＢ２がオン→Ｓ１〜Ｓ３が
オン→Ｓ１〜Ｓ４がオン・・・となるように順次選択し
ていけば、オンしているセグメント群の平均電流はその
重心位置にあるセグメントＡＩの電流と等しいと考えら
れる。同様に、下位４ビツトが（００００）→（０００
１）→（００１０） −（００１１） −（０１００）
・・・と進むにつれて、デコード信号の８１″〜Ｓ１５
°が全てオフ−３ｔ’がオン→Ｓｌ’およびＳ２°がオ
ン→Ｓｌ°〜Ｓ３°がオン→Ｓｌ°〜Ｓ４°がオン・・
・となるように順次選択していけば、オンしているセグ
メント群の平均電流はその重心位置にあるセグメントＢ
ｌの電流と等しいと考えられるからである。
従って□、個々のＤＡ変換器部内での各セグメントの位
置の相違による電流値のばらつきとか、上位ビットの各
セグメントと下位ビットの各セグメントとの電流値の比
率のばらつきがあっても、上位ビットに対応してオンし
ているセグメント群の平均電流は常にほぼ一定値になり
、下位ビットに対応してオンしているセグメント群の平
均電流も常にほぼ一定値になるので、これらのばらつき
による影響が抑制されることになる。これにより、上位
ビットの変化点でのＤＡ変換出力レベルが上位ビット数
の変化方向によらずにほぼ一定となり、第１０図に示し
たような非単調増加性をかなり防止することが可能にな
り、単調増加性を保証し得ると共に全体としても直線性
のよい高精度、高分解能のディジタル・アナログ変換器
が得られる。
置の相違による電流値のばらつきとか、上位ビットの各
セグメントと下位ビットの各セグメントとの電流値の比
率のばらつきがあっても、上位ビットに対応してオンし
ているセグメント群の平均電流は常にほぼ一定値になり
、下位ビットに対応してオンしているセグメント群の平
均電流も常にほぼ一定値になるので、これらのばらつき
による影響が抑制されることになる。これにより、上位
ビットの変化点でのＤＡ変換出力レベルが上位ビット数
の変化方向によらずにほぼ一定となり、第１０図に示し
たような非単調増加性をかなり防止することが可能にな
り、単調増加性を保証し得ると共に全体としても直線性
のよい高精度、高分解能のディジタル・アナログ変換器
が得られる。
第４図は、第３図のＤＡ変換器の変形例を示しており、
第３図のＤＡ変換器と比べて、セグメン）Ｂｌ〜Ｂ１５
が斜めの一直線上に配置され、このセグメントＢ１−Ｂ
１５の列を中心にして、行方向の両側にセグメントＡ１
〜Ａ１５がそれぞれ配置されている。そして、セグメン
トＢｌ −Ｂ１５の列内では、Ｂｌの位置を中心にして
、−直線上の両側方向へＢ２、Ｂ３、・・・が交互に例
えば図示の如く配置され、セグメントＡｔ−Ａ１５は、
ＡＩの行（Ｂｌを含む）を中心にして、列方向の両側へ
、Ａ２の行、Ａ３の行、・・・が交互に例えば図示の如
く配置されている点が異なる。
第３図のＤＡ変換器と比べて、セグメン）Ｂｌ〜Ｂ１５
が斜めの一直線上に配置され、このセグメントＢ１−Ｂ
１５の列を中心にして、行方向の両側にセグメントＡ１
〜Ａ１５がそれぞれ配置されている。そして、セグメン
トＢｌ −Ｂ１５の列内では、Ｂｌの位置を中心にして
、−直線上の両側方向へＢ２、Ｂ３、・・・が交互に例
えば図示の如く配置され、セグメントＡｔ−Ａ１５は、
ＡＩの行（Ｂｌを含む）を中心にして、列方向の両側へ
、Ａ２の行、Ａ３の行、・・・が交互に例えば図示の如
く配置されている点が異なる。
この第４図のＤＡ変換器も、第３図のＤＡ変換器とはセ
グメント配置およびセグメントの選択順序が異なるが、
第３図のＤＡ変換器と同様の効果が得られる。
グメント配置およびセグメントの選択順序が異なるが、
第３図のＤＡ変換器と同様の効果が得られる。
第４図のＤＡ変換器と同様に、第３図のＤＡ変換器とは
セグメント配置およびセグメントの選択順序が異なる各
種のＤＡ変換器を実現することが可能である。
セグメント配置およびセグメントの選択順序が異なる各
種のＤＡ変換器を実現することが可能である。
第５図は、第３図のＤＡ変換器の他の変形例を示してお
り、第３図のＤＡ変換器と比べて、セグメントＢｌ −
Ｂ１５が２列に並べられて配置され、この２列のセグメ
ントＢｌ −８１５を中心にして、行方向の両側にセグ
メントＡＩ −Ａ１５が８つのセグメントと７つのセグ
メントとに分かれてそれぞれ配置されている。そして、
２列のセグメントＢ１−Ｂ１５内では、Ｂ１およびＢ３
の行を中心にして、列方向の両側へ（Ｂ４およびＢ２）
、（Ｂ７およびＢ５）・・・が交互に例えば図示の如く
配置され、この２列のセグメントＢｌ −Ｂ１５の行方
向の一方側の８つのセグメントは、セグメントＡ１の行
（Ｂｌに隣接する）を中心にして、列方向の両側へ、Ａ
４の行、Ａ７の行、・・・が交互に例えば図示の如く配
置され、２列のセグメントＢｌ〜Ｂ１５の行方向の他方
側の７つのセグメントは、セグメントＡ３の行（Ｂ３に
隣接する）を中心にして、列方向の両側へ、Ａ２の行、
Ａ５の行、・・・が交互に例えば図示の如く配置されて
いる点が異なる。
り、第３図のＤＡ変換器と比べて、セグメントＢｌ −
Ｂ１５が２列に並べられて配置され、この２列のセグメ
ントＢｌ −８１５を中心にして、行方向の両側にセグ
メントＡＩ −Ａ１５が８つのセグメントと７つのセグ
メントとに分かれてそれぞれ配置されている。そして、
２列のセグメントＢ１−Ｂ１５内では、Ｂ１およびＢ３
の行を中心にして、列方向の両側へ（Ｂ４およびＢ２）
、（Ｂ７およびＢ５）・・・が交互に例えば図示の如く
配置され、この２列のセグメントＢｌ −Ｂ１５の行方
向の一方側の８つのセグメントは、セグメントＡ１の行
（Ｂｌに隣接する）を中心にして、列方向の両側へ、Ａ
４の行、Ａ７の行、・・・が交互に例えば図示の如く配
置され、２列のセグメントＢｌ〜Ｂ１５の行方向の他方
側の７つのセグメントは、セグメントＡ３の行（Ｂ３に
隣接する）を中心にして、列方向の両側へ、Ａ２の行、
Ａ５の行、・・・が交互に例えば図示の如く配置されて
いる点が異なる。
この第５図のＤＡ変換器も、第３図のＤＡ変換器とはセ
グメント配置およびセグメントの選択順序が異なるが、
第３図のＤＡ変換器と同様の効果が得られる。
グメント配置およびセグメントの選択順序が異なるが、
第３図のＤＡ変換器と同様の効果が得られる。
また、第３図乃至第５図の実施例は、８ビツトのバイナ
リ−コードのディジタル信号入力を上位４ビツトのグル
ープおよび下位４ビツトのグループに分けた場合を示し
たが、一般に、ｎ（≧２）ビットのバイナリ−コードの
ディジタル信号入力を、上位ａビット、下位ｂ（ｎ−ａ
）ビットに分けた場合にも上記実施例に準じて実現でき
る。
リ−コードのディジタル信号入力を上位４ビツトのグル
ープおよび下位４ビツトのグループに分けた場合を示し
たが、一般に、ｎ（≧２）ビットのバイナリ−コードの
ディジタル信号入力を、上位ａビット、下位ｂ（ｎ−ａ
）ビットに分けた場合にも上記実施例に準じて実現でき
る。
さらに、ディジタル信号入力を、上位ビット、下位ビッ
トの２つのグループに分ける場合だけでなく、上位ビッ
ト、中位ビット、下位ビットの３つのグループに分ける
場合とか、４つのグループに分ける場合にも、上記実施
例に準じて実現できる。
トの２つのグループに分ける場合だけでなく、上位ビッ
ト、中位ビット、下位ビットの３つのグループに分ける
場合とか、４つのグループに分ける場合にも、上記実施
例に準じて実現できる。
第６図のＤＡ変換器は、６ビツトのバイナリ−コードの
ディジタル信号入力が上位２ビツト、中位２ビツト、下
位２ビツトの３つにグループ分けされた各グループのデ
ィジタル信号をそれぞれデコードした信号により、それ
ぞれ電流出力のためのセグメントが選択されると共に、
各グループに応じて電流出力の重み付けがなされた３個
のセグメント群が同じ半導体チップ」二に形成され、こ
の３個のセグメント群の各セグメントが混在するように
配置されて全体として二次元のセグメント配列が形成さ
れ、かつ個々のグループのセグメント群の重心位置がそ
れぞれ上記全体のセグメント配列のほぼ中心位置に一致
するように配置されている。
ディジタル信号入力が上位２ビツト、中位２ビツト、下
位２ビツトの３つにグループ分けされた各グループのデ
ィジタル信号をそれぞれデコードした信号により、それ
ぞれ電流出力のためのセグメントが選択されると共に、
各グループに応じて電流出力の重み付けがなされた３個
のセグメント群が同じ半導体チップ」二に形成され、こ
の３個のセグメント群の各セグメントが混在するように
配置されて全体として二次元のセグメント配列が形成さ
れ、かつ個々のグループのセグメント群の重心位置がそ
れぞれ上記全体のセグメント配列のほぼ中心位置に一致
するように配置されている。
即ち、上位２ビツトのグループに対応するＤＡ変換器部
は、デコードした信号５ｌ−Ｓ３により各対応して電流
出力が選択されるセグメントＡ１−Ａ３群を有し、中位
２ビツトのグループに対応するＤＡ変換器部は、デコー
ドした信号Ｓ１°〜Ｓ３°により各対応して電流出力が
選択されるセグメント８１〜Ｂ３群を有し、下位２ビツ
トのグループに対応するＤＡ変換器部は、デコードした
信号Ｓｌ”〜Ｓ３“により電流出力が選択されるセグメ
ントＣ１〜０３群を有している。この場合、セグメント
Ａｌ−Ａ３は、それぞれセグメント０１〜Ｃ３の電流値
の１６（−２４）倍の電流値を有するようにそれぞれ１
６個のセグメントを並列に有し、セグメントＢ１−８３
は、それぞれセグメン）Ｃ１−Ｃ３の電流値の４（−２
２）倍の電流値を有するようにそれぞれ４個のセグメン
トを並列に有している。
は、デコードした信号５ｌ−Ｓ３により各対応して電流
出力が選択されるセグメントＡ１−Ａ３群を有し、中位
２ビツトのグループに対応するＤＡ変換器部は、デコー
ドした信号Ｓ１°〜Ｓ３°により各対応して電流出力が
選択されるセグメント８１〜Ｂ３群を有し、下位２ビツ
トのグループに対応するＤＡ変換器部は、デコードした
信号Ｓｌ”〜Ｓ３“により電流出力が選択されるセグメ
ントＣ１〜０３群を有している。この場合、セグメント
Ａｌ−Ａ３は、それぞれセグメント０１〜Ｃ３の電流値
の１６（−２４）倍の電流値を有するようにそれぞれ１
６個のセグメントを並列に有し、セグメントＢ１−８３
は、それぞれセグメン）Ｃ１−Ｃ３の電流値の４（−２
２）倍の電流値を有するようにそれぞれ４個のセグメン
トを並列に有している。
そして、セグメントＣ１−Ｃ５が一列内に配置され、こ
のセグメントＣ１−Ｃ５の列を中心にして、行方向の両
側にセグメントＢ１−８３がそれぞれ２個づつ配置され
、さらに、この両側にセグメントＡｔ−Ａ３がそれぞれ
８個づつ配置されている。また、セグメント０１〜Ｃ３
の列においては、Ｃ１の位置を中心にして、列方向の両
側にＣ２、Ｃ３が分かれるように配置され、セグメン）
Ｂｌ〜Ｂ３は、Ｂ１の行を中心にして、列方向の両側に
８２、Ｂ３が分かれるように配置され、同様に、セグメ
ントＡｌ−Ａ３は、Ａ１の位置を中心にして、行方向の
両側にＡ２ 、Ａ３が分かれるように配置されている。
のセグメントＣ１−Ｃ５の列を中心にして、行方向の両
側にセグメントＢ１−８３がそれぞれ２個づつ配置され
、さらに、この両側にセグメントＡｔ−Ａ３がそれぞれ
８個づつ配置されている。また、セグメント０１〜Ｃ３
の列においては、Ｃ１の位置を中心にして、列方向の両
側にＣ２、Ｃ３が分かれるように配置され、セグメン）
Ｂｌ〜Ｂ３は、Ｂ１の行を中心にして、列方向の両側に
８２、Ｂ３が分かれるように配置され、同様に、セグメ
ントＡｌ−Ａ３は、Ａ１の位置を中心にして、行方向の
両側にＡ２ 、Ａ３が分かれるように配置されている。
この第６図のＤＡ変換器も、第３図乃至第５図のＤＡ変
換器と同様の効果が得られる。
換器と同様の効果が得られる。
［発明の効果コ
上述したように本発明によれば、それぞれセグメント電
流方式を採用した複数のディジタル・アナログ変換器に
おける各セグメントの位置に依存する電流または電荷の
値のばらつきによる精度の劣化を抑制でき、複数のディ
ジタル・アナログ変換器の特性を揃えることが可能な高
精度のディジタル・アナログ変換器を実現できる。
流方式を採用した複数のディジタル・アナログ変換器に
おける各セグメントの位置に依存する電流または電荷の
値のばらつきによる精度の劣化を抑制でき、複数のディ
ジタル・アナログ変換器の特性を揃えることが可能な高
精度のディジタル・アナログ変換器を実現できる。
また、本発明によれば、各セグメント群内におけるセグ
メントの位置に依存する電流または電荷の値のばらつき
による精度の劣化を抑制し得ると共に、複数のセグメン
ト群間のセグメントの電流または電荷の値の比率のばら
つきがあっても、単調増加性を保証し得ると共に全体と
しての直線性がよく、高精度、高分解能のディジタル・
アナログ変換器を実現できる。
メントの位置に依存する電流または電荷の値のばらつき
による精度の劣化を抑制し得ると共に、複数のセグメン
ト群間のセグメントの電流または電荷の値の比率のばら
つきがあっても、単調増加性を保証し得ると共に全体と
しての直線性がよく、高精度、高分解能のディジタル・
アナログ変換器を実現できる。
【図面の簡単な説明】
第１図は本発明のＤＡ変換器の一実施例を示す構成説明
図、第２図（ａ）および（ｂ）は第１図中のセグメント
の相異なる具体例を示す回路図、第３図は本発明のＤＡ
変換器の他の実施例を示す構成説明図、第４図および第
５図はそれぞれ第３図のＤＡ変換器の変形例を示す構成
説明図、第６図は本発明のＤＡ変換器のさらに他の実施
例を示す構成説明図、第７図乃至第９図はそれぞれ従来
のＤＡ変換器を示す構成説明図、第１０図は第９図のＤ
Ａ変換器の特性を示す図である。 Ａｌ 〜Ａ１５． Ｂｌ −Ｂ１５． Ｃ１〜Ｃ３
−セグメント、ＡＩ’〜Ａ１５°、Ｂ１゛〜Ｂ １５’
・・・定電流源、ＳＷ・・・スイッチ回路、ＡＩ”〜Ａ
１５”・・・容量、Ｉ ｏｕｔ・・・電流出力端、Ｖ
ｏｕｔ・・・電圧出力端。 出願人代理人 弁理士 鈴江武彦 第１図 （ａ） （ｂ） 第７図 ＩＥａ図
図、第２図（ａ）および（ｂ）は第１図中のセグメント
の相異なる具体例を示す回路図、第３図は本発明のＤＡ
変換器の他の実施例を示す構成説明図、第４図および第
５図はそれぞれ第３図のＤＡ変換器の変形例を示す構成
説明図、第６図は本発明のＤＡ変換器のさらに他の実施
例を示す構成説明図、第７図乃至第９図はそれぞれ従来
のＤＡ変換器を示す構成説明図、第１０図は第９図のＤ
Ａ変換器の特性を示す図である。 Ａｌ 〜Ａ１５． Ｂｌ −Ｂ１５． Ｃ１〜Ｃ３
−セグメント、ＡＩ’〜Ａ１５°、Ｂ１゛〜Ｂ １５’
・・・定電流源、ＳＷ・・・スイッチ回路、ＡＩ”〜Ａ
１５”・・・容量、Ｉ ｏｕｔ・・・電流出力端、Ｖ
ｏｕｔ・・・電圧出力端。 出願人代理人 弁理士 鈴江武彦 第１図 （ａ） （ｂ） 第７図 ＩＥａ図
Claims (6)
- （１）それぞれディジタル信号入力をデコードした信号
により出力のためのセグメントが選択されるセグメント
群を有する複数（ｍ）個のディジタル・アナログ変換器
が同じ半導体チップ上に形成され、 このｍ個のディジタル・アナログ変換器の各セグメント
が混在するように配置されて全体として二次元のセグメ
ント配列が形成され、 かつ個々のディジタル・アナログ変換器のセグメント群
の重心位置がそれぞれ前記全体のセグメント配列のほぼ
中心位置に一致するように配置されていることを特徴と
するディジタル・アナログ変換器。 - （２）前記個々のディジタル・アナログ変換器は、それ
ぞれ対応するディジタル信号入力の増加に応じて、出力
を取出すセグメントが１個づつ増加するように順次選択
されるセグメント群の重心位置が、それぞれ前記全体の
セグメント配列のほぼ中心位置に一致するように配置さ
れていることを特徴とする請求項１記載のディジタル・
アナログ変換器。 - （３）ｎビットコードのディジタル信号入力がビットの
重みに応じて複数（ｍ）個にグループ分けされた各グル
ープのディジタル信号をそれぞれデコードした信号によ
りそれぞれ出力のためのセグメントが選択されると共に
、各グループに応じて出力の重み付けがなされたｍ個の
セグメント群が同じ半導体チップ上に形成され、 このｍ個のセグメント群の各セグメントが混在するよう
に配置されて全体として二次元のセグメント配列が形成
され、 かつ個々のグループのセグメント群の重心位置がそれぞ
れ前記全体のセグメント配列のほぼ中心位置に一致する
ように配置されていることを特徴とするディジタル・ア
ナログ変換器。 - （４）前記個々のグループのセグメント群は、各グルー
プのディジタル信号をそれぞれデコードした信号の増加
に応じて、出力を取出すセグメントが１個づつ増加する
ように順次選択されるセグメント群の重心位置が、それ
ぞれ前記全体のセグメント配列のほぼ中心位置に一致す
るように配置されていることを特徴とする請求項３記載
のディジタル・アナログ変換器。 - （５）各セグメントは、定電流源と、前記デコードした
信号により制御されて前記定電流源を電流出力端に選択
的に接続するスイッチ回路とからなることを特徴とする
請求項１または２または３または４記載のディジタル・
アナログ変換器。 - （６）各セグメントは、容量と、前記デコードした信号
により制御されて前記容量を出力端に選択的に接続する
スイッチ回路とからなることを特徴とする請求項１また
は２または３または４記載のディジタル・アナログ変換
器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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