JPS63104524A - デジタル・アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル・アナログ変換装置に関し、特に一定
分解能を有するデジタル・アナログ変換器（以下、ＤＡ
Ｃと略す）を複数用いて、よシ高い分解能を得る手段に
関するものである。

〔従来の技術〕

今日集積回路技術の進歩により、８〜１０ビツトの分解
能を有するＤＡＣが安定に信頼度良く量産されるに至っ
た。

しかしながら、集積回路技術で製造される素子の相互整
合性には限界が有シ、よシ高い分解能を有するＤＡＣを
得る事は非常に難しい。例えば１２〜１６ビツトの高分
解能ＤＡＣＱ得るためにもつ変換誤差を内蔵のＦＲＯＭ
にあらかじめ曹キ込んでおき、変換時にそのＦＲＯＭの
データで誤差を補正する手段が用いられている。

〔発明が解決しようとする問題点〕

上述した従来の１２〜１６ビツトの高分解能ＤＡＣにお
いて以下のような欠点がある。

整合性の良い抵抗素千金独立に使用した個別部品によっ
て構成したＤＡＣの場合、整合性の良い抵抗素子の値段
が高いことやハイブリッドもしくは装置レベルの製造と
なるため、全体として製造コストが非常に高くなる。ま
たレーザーを使用したトリミングを用いたＤＡＣでは、
抵抗素子の信頼度が低下するという問題がある。またＤ
ＡＣのと もつ変換誤差ρ内蔵のＰＲＯＭにあらかじめ書き込んで
おき、変換時にそのＦＲＯＭデータで誤差を補正するよ
うにしたＤＡＣでは、製品検査時にＤＡＣの誤差を測定
してＦＲＯＭに１ｉ１き込まなければならないので検査
時間が長くなシ、製造コストが高くなるという問題があ
る。

本発明の目的は外部調整やトリミング、補正演算ｐ必要
がない高分解能のディジタル・アナログ変換装置を得る
ことにある。

〔問題点を解決するための手段〕

本発明のｎビットデジタル・アナログ変換装置は第１か
ら第２ｍ　（ｍ≧２の整数）までの！ビットのデジタル
・アナログ変換器（但し、１＋ｍ＝ｎでをそれぞれ整数
）と、該第１から第２ｍのデジタル・アナログ変換回路
の各出力電圧を１ビツトづつ順次交互に加算して出力さ
せるべく各デジタル・アナログ変換回路に制御信号を与
える様に構成された制御信号発生回路とを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例の構成を示す図である。Ｎ
ビットＤＡＣｉ２”個の！ビットＤＡＣで構成する場合
　Ｎ、ｌ、ｍの関係はｍ＋Ｊ＝Ｎとなる。第１図では２
”（ｍ＝２）個、つま９４個、のＤＡＣで構成した場合
であるのでＮビットＤＡＣを構成するために（Ｎ−２）
ビットＤＡＣが必要となる。Ｎビットデータ人力１は演
算回路６で４組の（Ｎ−２）ビットデータＥ（２＞　、
　Ｄ（３）。

Ｂ（５）に変換され、第１．第２．第３．第４のＤＡＣ
７，８，９，１０に印加され、その出力は加算器１５で
加算され、本デジタル・アナログ変換装置の出力となる
。第１のＤＡＣ７，第２のＤＡＣ８、第３のＤＡＣ９、
第４ＯＤＡＣ１０が電流出力である場合には特に加算器
１５は必要なく、電流出力端子１１，１２，１３，１４
を結線する事によシミ流加算され、これが本装置の出力
となる。

本発明の一実施例の動作原理を説明するための演算フロ
ーチャートを第２図に示す。ここでは１０ビツトデジタ
ル入力から４つの８ビツトデジタルデータを演算する場
合を例にとって説明する。

この４つの８ビツトデジタルデータは各々対応するＤＡ
Ｃへ転送される。

第１データであるＮビットの入力データ（Ａ）１は、例
えば入力レジスタ等に保持される。このＮビットデータ
１のうち最上位ビット（ＭＳＢ）から第（Ｎ−２）ビッ
トまでの上位（Ｎ−２）ビットまでの上位（Ｎ−２）ビ
ットデータ１′が第２データ（Ｅ）２となる。この第２
データ（Ｅ）２は、直接第１のＤＡＣ７へ転送してもか
まわないし、また回路の出力レジスタへ一時保持して第
２データ（Ｅ）　２’としてもかまわない。前述のＮビ
ットデータ（Ａ）１の最下位ビット（ＬＳＢ）と第Ｎ−
１ピツ）ｌ”ｆｌ第２データ（Ｅ）２と共に演算回路６
へ転送され、最下位ビットと第（Ｎ−１）ビットの論理
和と上位（Ｎ−２）ビットの加算から新たに（Ｎ−２）
ビットデータとして第５データ（Ｂ）５、第（Ｎ−１）
ビットと上位（Ｎ−２）ビットの加算から第４データ（
Ｃ）４、また最下位ビットと第（Ｎ−１）ビットの論理
積と上位（Ｎ−２）ビットの加算から第３データ（Ｄ）
３が得られる。これらの第３データ（Ｄ）３、第４デー
タ（Ｃ）４、第５データ（Ｂ）５は、各々第２のＤＡＣ
８、第３のＤＡＣ９、第４ＯＤＡＣ１０へ直接転送して
もかまわないし、または回路の出力レジスタへ一時保持
してもかまわない。

第３図は、Ｎビットデータ１６及び上位（Ｎ−２）ビッ
トデータ１７のデータ構成を示すものである。

第２図に示した演算回路の入出力データの関連を示すコ
ード表を第４図に示す。ここではＮ＝１０．１０ビツト
入力（Ａ）に対する８ビツトの演算出力ＣＢ）、（Ｃ）
、（Ｄ）、（Ｅ）の対応を示しである。

１０ビット人力（Ａ）の１ビツトごとの増加に対応して
、８ビツト出力（Ｂ）　、　（Ｃ）　、　（Ｄ）　、　
（Ｅ）出力は交互層に１ビツトずつ増加する。尚、同図
では（Ａ）。

（Ｂ）、（Ｃ）、（Ｄ）　’にそれぞれ”Ａ“、“Ｂ”
、”Ｃ”。

′″Ｄ′″　として示しである。

次に、本発明によシ直腺性誤差が改善される理由を説明
する。ＮビットＤＡＣをＮ−１＝ｌピツ）ＤＡＣ２個で
構成する場合について考える。今ＤＡＣｌの利得をに、
ＤＡＣ２の利得ｔ−に一Δにと利得誤差’ｔ−２個のＤ
ＡＣが相対的に持っているとし、従来の複数のＤＡＣｉ
並列使用する累積加算の方法に比し、この利得誤差は各
論理ステップの毎回のロジック入力のインクリメント毎
に現われる。しかしながら、その誤差量は１／２！に圧
縮される。なぜなら、順次交互に加算される量は各ＤＡ
ＣのＩＬＳＨに相当する量でラシ、この１スフ−ツブの
量の各ＤＡＣのフルケール電圧割った値となっているか
ら、利得誤差も同等比で圧縮される。

更に詳紙に考察すると、各ＤＡＣ′）まシＤＡＣ１とＤ
ＡＣ２の出力■ｌおよびｖ２は、各ＤＡＣへ与えられて
いる基準電位をＶＲＥＦとするとここで従来の累積加等
の方法では、フルスケール出力ＶＦ８は ＶＦＳ　＝　（２Ｋ−ΔＫ　）　ＶＲｇｒまたこの全Ｄ
ＡＣの理想的なハーフスケール出力は 一方ＤＡＣ１がフルスケール状態となる実際のＤＡＣの
ハーフスケール時の出力ＶＨ３はＶＨ３＝　Ｋ　Ｖｎｇ
ｐ となる。したがってハーフスケールでのＷ　ｒｅｌＪ性
誤差ＶＬＥ（Ｈ５）は この値のフルスケール値に対する比り、Ｅ、はＬ　、　
Ｅ　、　＝Ｖｔ　ｇ（ｉ　ｓ　）　／ＶＦＳとなってい
る。

次に本発明忙用いた場合は、フルケール電圧ＶＦ８は従
来例と同様に Ｖｖｓ　＝　（２’ｋｓ−ΔＫ　）　Ｖｎｇｒまた、Ｄ
ＡＣＩ、１）ＡＣ２のＩＬＳＢの出力幅Ｖ３ＴＥＰは Ｖｓｔｇｐ（１）＝　Ｋ　＊　Ｖｎｇｒ／２’ＶｓＴｇ
ｐ　’／　２　＝　（Ｋ　−ΔＫ　）　ＶＲＥＦ／２’
となる。この時の直線性誤産ＶＩＪは ＶＬＥ＝Ｖ８ＴＢＰ／２−Ｖ８ＴＥＰ’／２この値のフ
ルスケール値に対する比り、Ｅ、は４　□ＡＫ となり定量的にも従来の累積加算の方法の１　に圧縮さ
れている串が確認できる。

第５図は本発明の他の実施例を示し、本発明全マトリク
スセル方式ＤＡＣに応用した例である。

第５図の説明にはいる前にまずマトリクスセル方式ＤＡ
Ｃの説明をする。

第６図はその原理を示す図である。６ビツトの場合を示
しておシ、足電流源と成流スイッチ４からなる単位電流
源セル３１を２次元配列し、上位３ビツトデジタル入力
からデコード回路で作られる信号゛Ａ″”Ｂ”と下位３
ビツトからデコード回路で作られる信号１Ｃ“によって
デジタル入力に対応した数のセル′Ｔ：吊力Ｉｏにつな
ぐ。その他のセルはオフさせるかめるいは相補出力１ｏ
につなぐ。

今、デジタルが’０１１１１０”とすると、上位３ビツ
トが”０１１″　（＝３）Ｚので、アドレス・ノゞコー
ダは１から４行目ＣｌＡ３’ｉ選び１１”とする。

これに対応しでＡ３からエンコード信号Ｂ２〜Ｂ７を作
り、Ｂｕ〜Ｂ３までを０”、Ｂ４〜Ｂ７を１１”にする
。この信号で、下から３行目Ｂ２までのスイッチを、下
位ピットの符号にかかわらず、出カニ０側へ倒す。次に
、下位３ビツト”１１０”（＝６）から同様にしてエン
コード信号ＣｏへＣ７ｔ−作シ、右から５番目（Ｃｏ−
〇ｓ）までを＠０”、その先（Ｃｏ″−Ｃｙ）＝ｉ“１
”とする。この信号によって下から４行目の右から６列
目までを出力Ｉｏ側へ倒す。フルスケール入力”１１１
１１１”のときは左上角の１セルを残してすべてのセル
２１）Ｅ　Ｉ　ｏへ導通する。

セルの選択はデジタル入力の変化に対し１セルずつ順次
シーケンシャルに行なわれる。したがってこの方式には
、単調性を保証しやすく、グリッチを小さくできる。

次に本発明の他の実施例を示した第５図を説明する。こ
こでは１０ビツトＤＡＣを４個の８ビツトＤＡＣで構成
した場合を例にとって説明する。

１０ビツトデータ入力１８の上位４ピツチデータ１９は
Ａ、Ｂデコーダ回路２１に入力され、出力として得られ
たＡ、Ｂデコード信号は第１ＤＡＣ２７、第２ＤＡＣ２
８、第３ＤＡＣ２９、第４ＤＡＣ３０に共通に加えられ
る。また１０とットデータの下位６ピツト２０はＣデコ
ーダ回路１〜４（２３〜２６）に入力され、出力として
得られたＣデコード信号はそれぞれ第１ＤＡＣ〜第４Ｄ
ＡＣ（２７〜３０）に加えられる。第１図、第２の演算
回路６に相当にする作用はＣデコード回路１〜４（２３
〜２６）で行なわれ、そのＣデコード信号によって１０
ビツト入力の１ビツトごとの増加に対応して、第１ＤＡ
Ｃ〜第４ＤＡＣの出力は順に１ビツトずつ増加する。

マトリクスセル方式の場合、分解能を上げるために単位
電流源セルの数を増やしていくと単位電流源間の相対精
度を得ることがむずかしくなり、非直線性誤差が悪化す
る傾向を示す。しかし近い距離間のセルの相対精度はか
なシよいので、２次元配列した単位電流源セルを多くの
ＤＡＣに分割することによって非直線性誤差を改善する
ことができる。原理的には分割するＤＡＣの数を増やす
程、非直線性誤差はより改善される。

〔発明の効果〕

以上説明したように本発明は、！ビットのデジタル・ア
ナログ変換器を２ｍ個使い（但しここでＡ　十ｍ＝ｎと
なる整数）、さらにこれら２ｍ個のデジタル・アナログ
変換器の出力′Ｉｆｒ：１ビット分ずつ順次交互に出力
し加算して行くことにより各デジタル・アナログ変換器
の持つ利得誤差が出力としてのゼロからフルスケールま
での間に均等に配分され全体として大きな利得誤差とし
て現われてこなくなり、直線性誤差が大幅に改善される
と言う効果がある。

また、本来所望のビット数よシも少ないビット数のデジ
タル・アナログ変換器を複数個用いる為、集積回路等に
形成する際に各素子のバラツキ等に対し非常に容易とな
る効果がある。

例えば、マ）　ＩＪクスセル万式ＤＡＣの場合、チップ
を容器に取り付ける時のチップに加わるストレスによっ
て単位電流セルの出力電流の相対精度が悪化し、非直線
性誤差が悪化する傾向がある。

しかし近い距離間のセルの相対精度はかなシよいので、
２次元配列した単位電流セルを多くのＤＡＣに分割する
ことによって非直線性誤差を改善すルコトができる。原
理的には分割するＤＡＣの数を増やす程、非直線性誤差
はより改善される。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の演算フロートチャートを示す
ブロック図、第３図はデータ構成を示す説明図、第４図
は演算回路の入出力コード対応図、第５図は本発明の他
の実施例を示すブロック図、第６図はマトリクスセル方
式ＤＡＣの動作説明図である。 １・・・・・・Ｎビット人力デジタルデータ、１′・−
・・・・上位（Ｎ−２）ビットデータの流れ、１″−・
・・・・最下位１ビツトと線Ｎ−１ピットのデータの流
れ、２．２’・・・・・・上位（Ｎ−２）ビットデータ
、３，４，５・・・・・・演算回路出力データ、６・・
・・・・演算回路、７・・・・・・第１ＤＡｃ、８・・
・・・・第２ＤＡＣ，９・・・・−・第３ＤＡＣ１１０
・・・・・・第４ＤＡＣ，１１，１２，１３゜１４・・
・・・・第１．２，３，４ＤＡＣの出力、１５・・・加
算器、１６・・・・・・Ｎピットデータ、１７・・・・
・・（Ｎ−２）ビットデータ、１８・・・・・・Ｎビッ
ト入力デジタルデータ、１９・・・・・・上位４ビツト
データの流れ、２０・・・・・・下位６ビツトデータの
訛れ、２１・・・・・・Ａ・Ｂデコーダ回路、２２・・
・・・・Ａ、Ｄデコード信号、２３．２４，３５．２６
・・・・・・Ｃデコーダ回路１゜２．３．４．２７・・
・・−・マトリクスセル方式第１ＤＡＣ，２８・・・・
・・マトリクスセル方式第２ＤＡＣ。 ２９・・・・・・マトリクスセル第３ＤＡＣ，３０・・
・・・・マトリクスセル方式ｇ、１ＤＡＣ，３１・・・
・・・単浜電流源セル、３２−・・・・・Ａデコード信
号、３３・・・・・・Ｂデコード信号、３４・・・・・
・Ｃデコード信号。 彩１　回 第２　図 〉 −　　第３　図 第Ｓ　図

Claims (1)

【特許請求の範囲】
1. ２＾ｍ（ｍ≧２の整数）個のｌビットのデジタル・アナ
   ログ変換器と、該デジタル・アナログ変換回路の制御信
   号発生回路と、前記２ｍ個のデジタル、アナログ変換器
   のアナログ出力を加算する加算器とを有するｌ＋ｍビッ
   トのデジタル信号をアナログ信号に変換するデジタル・
   アナログ変換装置において、前記制御信号発生回路が前
   記２ｍ個のデジタル・アナログ変換器の各出力電位を１
   ビットづつ順次交互に加算して出力させるべく各デジタ
   ル、アナログ変換器に制御信号を与える様に構成された
   ことを特徴とするデジタル・アナログ変換装置。