JP3255729B2 - アナログデジタル変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するアナログデジタル変換器（以下ＡＤ
Ｃ）に関し、詳しくは主基準電圧列と基準電圧列と比較
してわずかに電圧間隔が異なり入力電圧が重畳されたバ
ーニア電圧列とを比較し、最も近い電圧値になっている
バーニア電圧列の基準電圧列の位置を検出することを原
理とした、画像処理などに利用できる高速分解能のＡＤ
Ｃに関する。

【０００２】

【従来の技術】従来の典型的な直並列ＡＤＣを、図１１
を参照して説明する。初めに上位ＡＤＣ２１で粗い電圧
間隔でＡ／Ｄ変換をして上位ビットのデジタル信号を得
る。つぎにその上位ビットのデジタル信号を内部に設け
たデジタルアナログ変換器２２（以下内部ＤＡＣ）でア
ナログ信号に戻して、その復元された信号をアナログ入
力信号から減算器２３によって減算する。次にその減算
結果を必要に応じて増幅器２４によって増幅し、下位Ａ
ＤＣ２５でＡ／Ｄ変換をして下位ビットのデジタル信号
を得る。最後に上位ビットと下位ビットのデジタル信号
をデジタル加算器２６にて加算して全体のデジタル信号
を得る。

【０００３】

【発明が解決しようとする課題】従来の直並列型ＡＤＣ
は内部ＤＡＣと高精度の減算器及び高精度増幅器が必要
であるためＡＤＣ全体の応答速度は、ＤＡＣのセトリン
グタイムや高精度増幅器の応答速度が支配的であった。
また精度は減算器や増幅器のオフセットのバラツキによ
り、上位変換部と下位変換部のつながりが滑らかでない
場合はビデオやテレビなどの用途に使用したとき、微分
位相や微分利得が悪くなる問題が発生していた。また入
力の信号はアナログ信号であるので、上位ＡＤＣの結果
との差をとるために上位ＡＤＣの結果をアナログ信号に
変換するための内部ＤＡＣが必要であったが、このＤＡ
Ｃはクロック信号の切り替わりなどでたびたびグリッチ
が発生し、画像としてみた場合には画面がチラつき非常
に見づらくなるといった問題があった。

【０００４】減算器の出力は上位変換の上位ＡＤＣの１
ＬＳＢ以下の大きさであるので、下位ＡＤＣの入力前に
増幅器で増幅することが一般的である。このときの増幅
器は下位ＡＤＣの１ＬＳＢ以下の精度でなさなければな
らない。増幅器のゲインがバラつくとオフセットの場合
と同様に直線性に段差ができる問題があった。また減算
器の出力と増幅器入力の間の過程は、信号レベルが上位
のＡＤＣの１ＬＳＢ以下の大きさであるので、デジタル
ノイズに非常に弱い問題があった。増幅器の入力前に微
少なノイズが重畳すると、ノイズも増幅され下位ＡＤＣ
で変換されてしまう。下位ＡＤＣでのメタステーブル状
態が頻繁に発生していた。ＡＤＣはデジタルとアナログ
が混在であるので、デジタルノイズのアナログ側への干
渉を完全に遮断することは極めて困難である。アナログ
の信号の最小振幅はできるだけ大きくするのが理想であ
るが、従来の方式ではビット数が増大すると２のべき乗
に比例してアナログで扱う最小振幅が小さくなってしま
う問題があった。

【０００５】さらに直並列型ＡＤＣは、上位変換と下位
変換の為に２つのＡＤＣが必要であった。このような理
由から、従来の方式でビデオや画像処理関連の高速Ａ／
Ｄコンバータを実現するのは容易ではなく、トリミング
などの処理が必要となり、高価になる問題があった。近
年では、ＨＤＴＶや超音波診断装置などの用途に、１０
ビット分解能で３０ＭＨｚ程度のクロック周波数で動作
するＡＤＣの要求が高まっている。特にＨＤＴＶの一般
化には高速で高分解能のＡＤＣを安価で供給することが
必要不可欠である。また計測器の分野においては１０〜
１２ビットで１００ＭＨｚ以上の性能のＡＤＣが要求さ
れている。しかし現在のところこのような要求を満たす
ＡＤＣは産業用の非常に高価なものであり、民生用の安
価なものは殆どないのが現状である。

【０００６】

【課題を解決するための手段】以上説明したような問題
を解決するために、本発明のアナログデジタル変換器
は、電圧間隔がＶｓｍの主基準電圧列と、該主基準電圧
の各々の基準電圧とアナログ入力電圧のレベルを比較す
る上位ｍビットを求めるための比較器と、下位ｎビット
を求めるための電圧間隔がＶｓｂでＶｓｍとの関係を、 ２ⁿＶｓｂ＝（２ⁿ−１）Ｖｓｍ を満足するように設けたバーニア基準電圧列と、該バー
ニア基準電圧列の各々の基準電圧にアナログ入力信号を
加算する加算器と、前記比較器の出力結果に基づいて、
前記加算器の各々の出力と比較するために必要な前記主
基準電圧列の範囲を選択する範囲セレクタと、窓電圧の
幅Ｖｗを、 （Ｋ−１）（Ｖｓｍ−Ｖｓｂ）≦Ｖｗ＜Ｋ（Ｖｓｍ−Ｖｓｂ） （Ｋは窓電圧係数で正の奇数）としたウィンドーコンパ
レータからなり、前記範囲セレクタの出力を前記ウィン
ドーコンパレータの入力に接続し、かつ、Ｖｂｘを各々
のバーニア基準電圧とすると、窓電圧の上限電圧Ｖｗ
ｕ、下限電圧Ｖｗｌが、 Ｖｗｕ＝Ｖｂｘ＋Ｖｗ／２ Ｖｗｌ＝Ｖｂｘ−Ｖｗ／２ の関係になるようにして、各々の前記ウィンドーコンパ
レータのウィンドー端子にＶｗｕとＶｗｌを接続し、Ｋ
個のオンとなったウィンドーコンパレータの中央に位置
する（Ｋ＋１）／２番目のウィンドーコンパレータの場
所に対応した下位ビットのデジタル信号を出力すること
で、 前記主基準電圧列の各々の基準電圧と前記加算器の
各々の出力が最も近いところの前記バーニア基準電圧列
の場所を検出する最近接検出手段と、前記比較器の出力
結果に基づいて前記アナログ入力信号に対する上位ｍビ
ットのデジタル信号を得る上位エンコーダと、前記最近
接検出手段の出力結果に基づいて前記アナログ入力信号
に対する下位ｎビットのデジタル信号を得る下位エンコ
ーダを具備したものである。

【０００７】

【作用】主基準電圧列は上位ｍビットのＡ／Ｄ変換する
時の基準電圧を与えるために使われる。この基準電圧の
電圧間隔Ｖｓｍは上位ＡＤＣの１ＬＳＢに相当する。比
較器は主基準電圧列から与えられる電圧間隔Ｖｓｍのそ
れぞれの基準電圧とアナログ入力電圧を比較して、サー
モメータコード（温度計の表示に類似しており基準電圧
の小さい方からロジック１状態またはロジック０状態か
らその反対のロジック状態への単一の遷移があるコー
ド）を発生する。上位エンコーダはサーモメータコード
をエンコードして上位ｍビットのデジタル信号に変換す
るように働く。上記の主基準電圧列と比較器と上位エン
コーダは組み合わされて、アナログ入力信号の大きさに
対応して上位ｍビットのＡ／Ｄ変換として働く。電圧間
隔がＶｓｂでＶｓｍとの関係を、 ２ⁿＶｓｂ＝（２ⁿ−１）Ｖｓｍ を満足するように設けたバーニア基準電圧列は、下位ｎ
ビットのＡ／Ｄ変換をするための基準電圧として使われ
る。

【０００８】加算器はバーニア基準電圧列の各々の基準
電圧にアナログ入力信号を加算して、アナログ入力信号
の大きさに応じてバーニア基準電圧列の各々の基準電圧
が移動するように働く。範囲セレクタは、上位ＡＤＣの
変換結果に基づいて、バーニア基準電圧列の各々の基準
電圧と、比較対象となる主基準電圧列の各々の基準電圧
の範囲を選択する。最近接検出手段は、範囲セレクタに
よって選択された主基準電圧列の各々の基準電圧と、加
算器の各々の出力が最も近いところの加算器の出力の場
所を検出するように働く。最近接検出手段によって検出
された加算器の出力の場所またはバーニア基準電圧列の
場所が下位ビットの値に相当する。下位エンコーダは最
近接検出手段の出力結果に基づいて前記アナログ入力信
号に対する下位ｎビットのデジタル信号を得るように働
く。デジタル加算器は、上位ｍビットの信号と下位ｎビ
ットの信号を合計して、（ｍ＋ｎ）ビットの最終的なア
ナログデジタル変換の結果を出力する。

【０００９】

【実施例】本発明が適用されてなるアナログデジタル変
換器の実施例を図面を参照して説明する。始めに本発明
のアナログデジタル変換器の原理の概要を図３をつかっ
て簡単に説明する。図３は本発明の原理の基本概念を説
明する図であり、主基準電圧列の各基準電圧とバーニア
基準電圧列の各基準電圧の値を示している。バーニア基
準電圧列のＶｂ０の電圧はアナログ入力信号と等しくな
っている。Ｖｍ−１からＶｍ９は主基準電圧列の基準電
圧であり、電圧間隔Ｖｓｍは８ｍＶとする。Ｖｂ−１か
らＶｂ９はバーニア基準電圧であり、電圧間隔Ｖｓｂは
７ｍＶである。ここで、Ｖｍ０の電圧を３．０００Ｖと
し、Ｖｂ０を入力電圧３．００５Ｖと等しくすると、バ
ーニア基準電圧列の各々の基準電圧が、各々の主基準電
圧と最も電圧が近くなっている場所は、Ｖｂ５である。
このＶｂ５の“５”は、入力電圧３．００５Ｖの５ｍＶ
を意味する。電圧間隔８ｍＶの基準電圧を使った一般的
な全並列型ＡＤＣの１ＬＳＢは８ｍＶ相当であり、電圧
分解能は８ｍＶである。それに対して本発明では、８ｍ
Ｖから１ｍＶだけ小さい７ｍＶの電圧間隔のバーニア基
準電圧を設けて電圧が最も近いところを検出することに
よって、１ｍＶの電圧分解能を得ている。

【００１０】図１は本発明の一実施例であり、最低必要
となる機能を説明するための回路ブロック図である。１
は抵抗または容量によって等間隔の基準電圧を発生する
主基準電圧列、２は主基準電圧列の電圧間隔よりもわず
かに小さい電圧間隔Ｖｓｂを発生するバーニア基準電圧
列、３は主基準電圧列の各々の基準電圧とアナログ入力
電圧を比較して、電圧間隔Ｖｓｍで入力電圧を量子化す
る比較器、４は比較器の結果をエンコードする上位エン
コーダである。

【００１１】主基準電圧列１と比較器３と上位エンコー
ダ４の組み合わせで、電圧間隔Ｖｓｍで量子化した並列
型ＡＤＣの働きをする。これが上位ＡＤＣとなる。Ｖｓ
ｍは上位ＡＤＣの１ＬＳＢに相当し、この上位１ＬＳＢ
をこれから説明する方法でさらにｎビットの量子化を行
う。下位量子化のビット数をｎ［ｂｉｔ］とすると、最
低必要となるバーニアの分割数は２ⁿ個である。ここで
ＶｓｂとＶｓｍの関係を次のようにする。２ ⁿ Ｖｓｂ ＝（２ⁿ−１）Ｖｓｍ ‥‥‥‥‥‥‥ （１） ここで重要なのは、Ｖｓｂのある整数倍のバーニア電圧
と、Ｖｓｍがそのある整数より１個分少ない倍数のＶｓ
ｍからなる電圧と等しくなることである。上位ＡＤＣは
一般的な並列型で良い。この並列型ＡＤＣのそれぞれの
比較器に接続する各々異なった大きさの基準電圧の電圧
間隔がＶｓｍである。並列型ＡＤＣ比較器の出力はサー
モメータコードを出力する。

【００１２】図４に上位ＡＤＣにおける主基準電圧列と
比較器の一実施例を示す。図において図１または図３と
同一の符合は同一または相当するものを示し、９はコン
パレータ、１０は排他的論理和のゲートを示す。図４で
は隣り合うコンパレータ出力の排他的論理和をゲート１
０でとって、隣り合うコンパレータの出力が異なる場合
だけ論理“１”がたつようにしている。この排他的論理
和の有無は本発明にとって本質的ではないが、後述する
範囲セレクタの論理を簡単にする為と、偶発的に起こる
ミスコードを減少させるために設けている。図５に加算
器とバーニア基準電圧列の一実施例を示す。加算器はバ
ーニア基準電圧列のある一つの基準電圧を基準として、
各々のバーニア基準電圧にアナログ入力電圧を加算する
回路である。同図では、Ｖｂ−４からＶｂｘが加算器の
出力である。負帰還をした差動増幅器１１の仮想短絡に
よってＶｂ０がアナログ入力電圧Ｖａと等しい電圧とな
る。定電流源の電流値Ｉｒは抵抗Ｒｂの両端に発生する
電圧がＶｓｂとなるようにし、電流値Ｉｒ、抵抗Ｒｂ、
および電圧Ｖｓｂの間には次のような関係が成立してい
る。 Ｉｒ ＝ Ｖｓｂ／Ｒｂ ‥‥‥‥‥‥‥ （２）

【００１３】図３において、入力信号の入力電圧Ｖａは
Ｖｍ０とＶｍ１の間にある。主基準電圧列の各々の電圧
値は次のようになる。 ここでｘは主基準電圧の端子番号である。

【００１４】バーニアの基準電圧Ｖｂ０を入力電圧Ｖａ
と等しくしているので、バーニア電圧の各々の値は次の
ようになる。

【００１５】図１の最近接検出手段６は、加算器の出力
結果と主基準電圧列の電圧を比較し、加算器の出力電圧
と主基準電圧列の各々の基準電圧が最も近接していると
ころの、加算器の出力端子を検出するものである。例え
ば図３において、Ｖｍ０とＶｂ０を比較、Ｖｍ１とＶｂ
１を、ＶｍｘとＶｂｘを比較といった具合に比較する。
図においては、７Ｖｓｍ＝８Ｖｓｂであるから、式
（１）よりｎ＝３となり下位の量子化レベルが３ビット
である例を示している。つまり、Ｖｓｍを８分割した電
圧で量子化が可能である。Ｖｂ０はＶｍ０とＶｍ１の間
にあり、一目盛りを１ｍＶとするとＶｍ０から５ｍＶの
電圧となっている。この目盛りは説明の都合上書いたも
のであり、実際にはこの目盛りの間隔で基準となる電圧
があるわけではない。同じ端子番号のＶｍｘとＶｂｘ
比較していくとＶｍ５とＶｂ５が最も電圧が近いこの結
果からアナログ入力信号の大きさはＶｍ０＋５［ｍＶ］
であることがわかる。このようにして、Ｖｓｍをさらに
８等分した分解能で量子化できる。分解能Ｖｒｅｓは次
のようになる。 Ｖｒｅｓ ＝ Ｖｓｍ ／ ２ⁿ ‥‥‥‥‥‥‥ （３）

【００１６】図１で、範囲セレクタ１２を設けることに
よって、主基準電圧のすべての範囲を比較対象とする必
要がなくなるので、回路を簡単にできる。 範囲セレクタ
１２は、上位ＡＤＣの結果に応じて主基準電圧列の決め
られた範囲の基準電圧を、正確に最近接検出手段６に含
まれるウィンドーコンパレータの入力端子等へ伝達する
スイッチである。このスイッチはＣＭＯＳのトランスフ
ァゲートと論理回路で簡単に実現できる。同図において
は、範囲セレクタ１２の制御信号は比較器３から直接入
力しているが、上位エンコーダ４の出力を入力としても
良い。

【００１７】また、図１に示す下位エンコーダ７は、最
近接検出手段の出力をエンコードして下位ビットのデジ
タル信号を得る回路であり、デジタル加算器８は上位エ
ンコーダの出力と下位エンコーダの出力をデジタル加算
する回路である。以上のような構成とすることによっ
て、（ｍ＋ｎ）ビットのアナログデジタル変換ができ
る。

【００１８】図２に、図１の最近接検出手段をより詳細
に示す。図２において、図１と同一の符合は同一または
相当するものを示し、１３はウィンドーコンパレータ、
１４はウィンドー幅基準電圧を示す。ウィンドーコンパ
レータ１３のある定められたウィンドー電圧（窓電圧）
であるウィンドー幅基準電圧１４を利用して、範囲セレ
クタ１２の範囲セレクタの真理値表の一実施例を図６に
示す。図６はアナログ入力電圧に対する上位ＡＤＣの出
力と主基準電圧の参照範囲を示している。Ｍ１からＭ２
６は主基準電圧の絶対端子番号である。この場合、図４
に示した主基準電圧列のＶｍ−１からＶｍ９はアナログ
入力によって変わる相対位置による電圧になる。本実施
例では１１個のバーニア基準電圧と比較するので、主基
準電圧参照範囲も１１個を選択する。

【００１９】一方バーニア基準電圧列は、式（１）で定
まるＶｓｂの電圧間隔とし、必要となるバーニア基準電
圧の数Ｎｂは次のようになる。 Ｎｂ ＝ ２ⁿ＋ Ｋ ‥‥‥‥‥‥‥ （４） ここでＫは同時にオンするウィンドーコンパレータの個
数であり、奇数個である。奇数個の中心に位置するウィ
ンドーコンパレータの場所が下位ビットの値に相当す
る。Ｋの値が１より大きい時は、Ｎｂの増加量はＫ−１
なので、Ｋ＝１の時に比べて比較する電圧範囲は（Ｋ−
１）／２だけ上下に拡大する。

【００２０】例えば、Ｋ＝１、ｎ＝３とした場合には主
基準電圧列の範囲がＶｍ０からＶｍ８、バーニア基準電
圧列の範囲がＶｂ０からＶｂ８であり、それぞれ９個の
基準電圧を比較する。Ｋ＝３、ｎ＝３とした場合には主
基準電圧列の範囲がＶｍ−１からＶｍ９、バーニア基準
電圧列の範囲がＶｂ−１からＶｂ９であり、それぞれ１
１個の基準電圧を比較する。同様にＫ＝５、ｎ＝３とし
た場合には主基準電圧列の範囲がＶｍ−２からＶｍ１
０、バーニア基準電圧列の範囲がＶｂ−２からＶｂ１０
であり、それぞれ１３個の基準電圧を比較する。ウィン
ドーコンパレータのウィンドー電圧Ｖｗは式（５）のよ
うに表わされる。 （Ｋ−１）（Ｖｓｍ−Ｖｓｂ）≦ Ｖｗ ＜ Ｋ（Ｖｓｍ−Ｖｓｂ） ‥‥‥‥‥ （５）

【００２１】Ｋの値は正の奇数であれば任意であるが、
実際には上位ビットを求めるためのＡＤＣの１ＬＳＢの
電圧幅程度までウィンドーコンパレータのウィンドー幅
が大きい方が良いので、ｎを下位ビット数とするとＫの
値は、 Ｋ ＝ ２ⁿ ＋ １ ‥‥‥‥‥‥‥ （６） または Ｋ ＝ ２ⁿ − １ ‥‥‥‥‥‥‥ （７） 近傍とするのが現実的である。Ｋの値は小さい方が回路
規模が小さくできるが、ウィンドー幅も小さくなる。

【００２２】本実施例では、ｎ＝３、Ｋ＝３とした場合
について説明する。図７に本実施例の加算器とバーニア
基準電圧列とウィンドーコンパレータを示す。図７にお
いて、図２または図５と同一の符合は同一または相当す
るものを示し、Ｒｂｂ及びＲｗｈは抵抗を示す。加算器
５は図５に示したものと同様であるがウィンドー電圧を
供給するための抵抗Ｒｗｈが付加されている。図５にお
けるＲｂは図７では次のように表わされる。 Ｒｂ ＝ Ｒｂｂ ＋ ２Ｒｗｈ ‥‥‥‥‥‥‥ （８） バーニア基準電圧列の電圧間隔ＶｓｂとＲｂとＩｒの関
係は式（２）で示した関係と同様である。Ｖｂ０、Ｖｂ
１、・・・、Ｖｂｘが各々のバーニア基準電圧である。
ウィンドー電圧Ｖｗは次のように与えられる。 Ｖｗ ＝ ２Ｒｗｈ・Ｉｒ ‥‥‥‥‥‥‥ （９）

【００２３】ウィンドー電圧Ｖｗの中心電圧がバーニア
電圧Ｖｂ０、Ｖｂ１、・・・、Ｖｂｘとなるようにす
る。各々のウィンドーコンパレータ１３におけるウィン
ドー電圧の上限電圧Ｖｗｕと下限電圧Ｖｗｌは、バーニ
ア電圧をＶｂｘとすると、それぞれ次のようになる。Ｖｗｕ ＝Ｖｂｘ＋Ｖｗ／２ ‥‥‥‥‥‥ （１０）Ｖｗｌ ＝Ｖｂｘ−Ｖｗ／２ ‥‥‥‥‥‥ （１１）

【００２４】図７のような構成とすることによって、バ
ーニア電圧とウィンドー電圧を精度良くウィンドーコン
パレータ１３に供給することができる。範囲セレクタ１
２は上位ＡＤＣの結果に応じて主基準電圧列Ｖｍｘの範
囲を選択する。選択範囲はバーニア基準電圧の数Ｎｂと
同じ数の主基準電圧である。ウィンドーコンパレータ１
３で比較するのは、ＶｍｘとＶｂｘの同じサフィックス
ｘのもの同士を比較する。

【００２５】具体的な例をあげて説明すると次のように
なる。図８に入力条件を示す。例えば図４において、Ｖ
ｍ０が３Ｖと定義されており、アナログ入力端子が３．
００５ＶでＶｍ０からＶｍ１の間にあるとすると、ＥＸ
−ＯＲゲート１０の出力はＳ０端子だけがロジック
“１”の状態になる。この出力は範囲セレクタ１２に入
力される。これは図６の一番下側の入力電圧が３．００
０Ｖの行に示した状態にある。範囲セレクタ１２は図６
に示すようにＭ１からＭ１１の主基準電圧列の電圧範囲
を選択する。範囲セレクタ１２は図４の絶対位置Ｍ１か
らＭ１１にある主基準電圧列の電圧を出力し、この電圧
が図７に示したウィンドーコンパレータ１３の入力Ｖｍ
−１からＶｍ１０に印加される。バーニア基準電圧は、
図７の加算器５によりＶｂ０をアナログ入力信号と等し
い電圧に保ちつつ、Ｖｓｂの電圧間隔でバーニア基準電
圧を発生する。

【００２６】図９に、主基準電圧列の各々の基準電圧Ｖ
ｍｘの値（範囲セレクタの出力電圧）と、バーニア基準
電圧の各々の基準電圧Ｖｂｘの値と、図７におけるウィ
ンドーコンパレータ１３の出力の状態を示す。ウィンド
ーコンパレータ１３の出力は、Ｗ５を中心に、Ｗ４、Ｗ
６でロジック“１”の状態となっている。これはこの３
つのウィンドーコンパレータ１３のウィンドー電圧１４
の範囲内に範囲セレクタ１２の出力電圧があることを示
している。３つのウィンドーコンパレータ１３の出口が
ロジック“１”となっているのは、Ｋ＝３としてウィン
ドー幅を分解能の３倍にしているためである。ロジック
“１”を出力するウィンドーコンパレータ１３の中心の
位置が、下位ｎビットのＡＤ変換の結果を意味する。こ
の場合はＷ５の位置である。

【００２７】それぞれのウィンドーコンパレータ１３の
出力は、下位エンコーダ７に入力される。下位エンコー
ダ７の真理値表を図１０に示す。ウィンドーコンパレー
タ１３の出力はＷ４、Ｗ５、Ｗ６がロジック“１”であ
るので、下位エンコーダ７の出力は（０１０１）２とな
るようにする。これは下位Ａ／Ｄ変換の結果が５ＬＳＢ
であることを意味する。この下位３ビットのＡＤＣの結
果と、上位ｍビットのＡＤＣの結果を、デジタル加算器
８によって合計して（ｍ＋３）ビットのＡＤＣの結果を
得る。以上説明したように、上位のＡＤＣによって３．
０００から３．００８Ｖの範囲内に入力信号のレベルが
あることがわかり、さらに下位の３ビットのＡ／Ｄ変換
によって０．００５Ｖの電圧を１ｍＶの分解能で得るこ
とができ、最終結果として入力電圧は３．００５Ｖであ
ることを知ることができる。

【００２８】本実施例では、Ｋ＝３としたのでウィンド
ー電圧は３ｍＶであり、回路中で扱われる最小の電圧は
３ｍＶであるが、１ｍＶの分解能を得ることができる。
例えば、窓電圧係数Ｋ＝７とすると７ｍＶの電圧間隔で
１ｍＶの分解能を得ることができる。本実施例で示した
ように、本発明のアナログデジタル変換器では、Ｋの値
を大きくすることによってアナログ基準電圧として扱う
最小電圧を大きくすることができる。従来の方式では、
ビット数が１増えると回路中で扱う最小電圧は１／２と
なる。図１１に示した従来の方式において減算器の出力
の大きさは、入力フルスケール電圧Ｖｆを全体のビット
数（ｍ＋ｎ）で割った値になりうる。

【００２９】例えば、入力電圧が３．００１Ｖであり、
上位ＡＤＣの電圧分解能が８ｍＶで３．０００から３．
００８Ｖの基準電圧の間にあるとすると、減算器の出力
は１ｍＶである。式（１２）に従来アナログデジタル変
換器の回路中で扱う最小電圧Ｖｍｉｎ１を示す。 Ｖｍｉｎ１ ＝ Ｖｆ／２^(m+n) ‥‥‥‥‥‥ （１２） 一方、本発明では回路中で扱う最小電圧Ｖｍｉｎ２は、
式（１３）のように表される。Ｖｍｉｎ２ ＝ Ｋ・Ｖｓ
ｂ ＝ Ｋ（２^(n-1)Ｖｆ ／ ２^(m+n)） ‥‥‥‥‥‥ （１３）

【００３０】このように、下位のビット数の増加による
最小電圧の減少分だけＫを大きくすることにより、回路
中で扱う最小電圧が小さくなり過ぎないようにすること
ができる。なお、前述の実施例の各部の構成は発明の趣
旨を逸脱しない限り周知の各種のものが利用可能であ
る。例えば、最近接検出手段として、範囲セレクタの出
力電圧と加算器の出力電圧の差をとる減算器と、その減
算結果を絶対値に変換する絶対値回路と、絶対値の出力
が最も小さいところのバーニア位置を検出する最小検出
回路から構成する方法が可能である。または他の最近接
検出手段として、範囲セレクタの出力電圧と加算器の出
力電圧との差をとる減算器と、その減算器の出力がゼロ
を横切る点に最も近いバーニア位置を検出するゼロクロ
ス検出回路から構成する方法も可能である。

【００３１】他の加算器として、アナログ入力信号と各
バーニア基準電圧を加算する加算器をバーニア基準電圧
の数だけ用意し、それぞれを加算してアナログ入力電圧
が重畳したバーニア電圧を発生し、その各々のバーニア
電圧の上下にウィンドーコンパレータの上下のウィンド
ー電圧を発生させる加減算器を設ける方法も可能であ
る。

【００３２】

【発明の効果】以上の説明にて理解されるように、本発
明のアナログデジタル変換器は、１ＬＳＢの電圧間隔よ
りも大きな電圧間隔によって量子化ができ、回路中のア
ナログ信号が小さくなり過ぎないのでノイズ耐量が極め
て高く、高精度の内部ＤＡＣや増幅器を必要としないた
め高速で精度が良く、分解能を従来の方式のＡＤＣより
も向上でき、ＨＤＴＶなどの用途に幅広く利用できるも
のであり、産業上その利用範囲・価値は高い。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路ブロック図であ
る。

【図２】本発明の最近接検出手段を詳細に示す回路ブロ
ック図である。

【図３】動作原理を説明するための主基準電圧列とバー
ニア基準電圧列の電圧分布図である。

【図４】上位ビットのアナログデジタル変換部の回路図
である。

【図５】バーニア電圧と入力電圧を加算する加算器の回
路図である。

【図６】アナログ入力電圧と上位ビットのアナログデジ
タル変換部の出力と主基準電圧列の選択範囲の関係を示
すテーブル図である。

【図７】ウィンドーコンパレータを使った場合の加算器
とウィンドーコンパレータの回路図である。

【図８】入力条件を示すテーブル図である。

【図９】ウィンドーコンパレータの出力の状態を示すテ
ーブル図である。

【図１０】下位エンコーダの変換テーブル図である。

【図１１】従来の直並列型アナログデジタル変換器の回
路ブロック図である。

【符号の説明】 １ 主基準電圧列 ２ バーニア基準電圧列 ３ 比較器 ４ 上位エンコーダ ５ 加算器 ６ 最近接検出手段 ７ 下位エンコーダ ８ デジタル加算器

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 アナログ信号をその振幅を表わすデジタ
   ル信号に上位ｍビット＋下位ｎビット（ｍ、ｎはいずれ
   も整数）で変換するアナログデジタル変換器において、
   電圧間隔がＶｓｍの主基準電圧列と、該主基準電圧の各
   々の基準電圧とアナログ入力電圧のレベルを比較する上
   位ｍビットを求めるための比較器と、下位ｎビットを求
   めるための電圧間隔がＶｓｂでＶｓｍとの関係を、 ２ⁿＶｓｂ＝（２ⁿ−１）Ｖｓｍ を満足するように設けたバーニア基準電圧列と、該バー
   ニア基準電圧列の各々の基準電圧にアナログ入力信号を
   加算する加算器と、前記比較器の出力結果に基づいて、
   前記加算器の各々の出力と比較するために必要な前記主
   基準電圧列の範囲を選択する範囲セレクタと、 窓電圧の幅Ｖｗを、 （Ｋ−１）（Ｖｓｍ−Ｖｓｂ）≦Ｖｗ＜Ｋ（Ｖｓｍ−Ｖｓｂ） （Ｋは窓電圧係数で正の奇数）としたウィンドーコンパ
   レータからなり、前記範囲セレクタの出力を前記ウィン
   ドーコンパレータの入力に接続し、かつ、Ｖｂｘを各々
   のバーニア基準電圧とすると、窓電圧の上限電圧Ｖｗ
   ｕ、下限電圧Ｖｗｌが、 Ｖｗｕ＝Ｖｂｘ＋Ｖｗ／２ Ｖｗｌ＝Ｖｂｘ−Ｖｗ／２ の関係になるようにして、各々の前記ウィンドーコンパ
   レータのウィンドー端子にＶｗｕとＶｗｌを接続し、Ｋ
   個のオンとなったウィンドーコンパレータの中央に位置
   する（Ｋ＋１）／２番目のウィンドーコンパレータの場
   所に対応した下位ビットのデジタル信号を出力すること
   で、 前記主基準電圧列の各々の基準電圧と前記加算器の
   各々の出力が最も近いところの前記バーニア基準電圧列
   の場所を検出する最近接検出手段と、前記比較器の出力
   結果に基づいて前記アナログ入力信号に対する上位ｍビ
   ットのデジタル信号を得る上位エンコーダと、前記最近
   接検出手段の出力結果に基づいて前記アナログ入力信号
   に対する下位ｎビットのデジタル信号を得る下位エンコ
   ーダを具備したことを特徴とするアナログデジタル変換
   器。