JP2007143140A - 縦続型フォールディング補間方式のアナログデジタル変換器 - Google Patents
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Abstract
【課題】フォールディング及び補間方式を用いるアナログデジタル変換回路を提供する。
【解決手段】縦続型フォールディング及び補間アナログデジタル変換器はプリアンプ部、第1及び第2フォールディングステージ、比較器及びエンコーダを含む。プリアンプ部はアナログ入力信号及び基準電圧から基準電圧でそれぞれ0点交差する伝達特性を有する基準信号を生成する。第1フォールディングステージは基準信号を直接フォールディングするか能動補間しフォールディングして第1フォールディング信号群を生成する。第2フォールディングステージは第1フォールディング信号群のフォールディング信号を直接フォールディングするか能動補間して第2フォールディング信号群を生成する。比較器は第2フォールディング信号群のフォールディング信号からデジタルコードを抽出し、エンコードはデジタルコーダをエンコーディングする。
【選択図】図1
【解決手段】縦続型フォールディング及び補間アナログデジタル変換器はプリアンプ部、第1及び第2フォールディングステージ、比較器及びエンコーダを含む。プリアンプ部はアナログ入力信号及び基準電圧から基準電圧でそれぞれ0点交差する伝達特性を有する基準信号を生成する。第1フォールディングステージは基準信号を直接フォールディングするか能動補間しフォールディングして第1フォールディング信号群を生成する。第2フォールディングステージは第1フォールディング信号群のフォールディング信号を直接フォールディングするか能動補間して第2フォールディング信号群を生成する。比較器は第2フォールディング信号群のフォールディング信号からデジタルコードを抽出し、エンコードはデジタルコーダをエンコーディングする。
【選択図】図1
Description
本発明はアナログデジタル変換回路に関し、さらに詳細にはフォールディング及び補間方式を用いるアナログデジタル変換回路に関する。
広帯域デジタル通信の需要が増加することにより、早く動作し高い解像度を有するアナログデジタル変化回路(以下、ADC)に対する要求も増加している。一般的に、高速で動作するADCフレッシュ方式、フォールディング及び補間方式、パイプライン方式などのような方法を採択することができる。
フォールディング及び補間方式は8乃至10ビットの解像度、ワン-ステップ変換、低消費電力及び小さい面積という長所を有する。反面、フォールディング及び補間方式はADCの解像度に比例してフォールディングファクターも共に増加するという短所を有し、増加されたフォールディングファクターはADCの速度を増加させる原因となり結局ADCの非線形性を増加させる。
最近、研究はフォールディングファクターが大きい一つフォールディングステージを使用する代わりに、フォールディングファクターが小さい複数のフォールディングステージを縦続的に結合する縦続型フォールディング及び補間ADCに対して行われている。
縦続型フォールディング-補間アナログ−デジタル変換器のうち一つは特許文献1に開示されている。
前記縦続型フォールディング−補間アナログ−デジタル変換器はプリアンプ端で平準化技法を採択し、補間のために縦続連結された第1及び第2フォールディング回路の出力で抵抗熱を用いる。
前記第1フォールディング回路に入力される入力信号はプリアンプ端で平準化技法を使用して補間され、前記第1フォールディング回路の入力信号は補間誤差を有する。従って、前記補間誤差の増加に起因して縦続型フォールディング−補間アナログ-デジタル変換器の解像度及び変換速度の増加は制限される。
韓国特許第2004-26907号明細書
本発明の目的は、解像度と変換速度を増加させながら補間誤差を抑制することができる縦続型フォールディング補間アナログデジタル変換方法を提供することにある。
本発明の目的は解像度と変換速度を増加させながら補間誤差は抑制することができる縦続型フォールディングアナログデジタル変換器を提供することにある。
本発明の一実施例による縦続型フォールディング及び補間アナログデジタル変換器は、アナログ入力信号及び一定電圧間隔の基準電圧の入力を受けて前記基準電圧でそれぞれ0点交差する伝達特性を有する基準信号を生成するプリアンプ部、前記基準信号の入力を受けて第1フォールディング信号(folding signal)を生成し、前記基準信号を補間して第2フォールディング信号を生成し、前記第1及び第2フォールディング信号に基づいて第1フォールディング信号群を生成する第1フォールディングステージ(folding stage)と、前記第1フォールディング信号群のフォールディング信号の入力を受け第3フォールディング信号を生成し、前記第1フォールディング信号群のフォールディング信号を能動補間して第4フォールディング信号を生成し、前記第3及び第4フォールディング信号に基づいて第2フォールディング信号群を生成する第2フォールディングステージと、前記第2フォールディング信号群のフォールディング信号に基づいてデジタルコードを生成する複数の比較器と、前記デジタルコードをエンコーディングするエンコーダと、を含む。
前記基準信号のうち一つがi番目基準信号で前記基準信号のうち次の一つがi+1番目の信号の場合、前記第1フォールディングステージは、i番目基準信号の入力を受け前記第1フォールディング信号を生成するフォールディングブロックと前記i番目基準信号及びi+1番目基準信号を能動補間して前記第2フォールディング信号を生成する補間フォールディングブロックを含むことができる。
前記第1フォールディングステージは、前記第1フォールディング信号及び前記第2フォールディング信号を補間し、前記第1及び第2フォールディング信号と前記補間されたフォールディング信号に基づいて前記第1フォールディング信号群を生成する第1平均化補間抵抗アレイをさらに含むことができる。例えば、第1フォールディングステージはフォールディングファクターが3であることができる。
前記第1フォールディングステージは、前記第1フォールディングステージの第1端にある第1端フォールディングブロック及び前記第1フォールディングステージの第2端にある第2フォールディングブロックを含み、前記第1平均化補間抵抗アレイは前記第1端にある第1端平均化補間抵抗及び前記第2端にある第2端平均化補間抵抗を含み、前記第1フォールディングステージ内の前記フォールディングブロック及び補間フォールディングブロックは前記第1端フォールディングブロックと前記第2端フォールディングブロックが入力を共有するように環形で連結され、前記第1平均化補間抵抗アレイ内の前記第1端平均化補間抵抗と前記第2端平均化補間抵抗は環形で連結され平均化補間抵抗入力を共有することができる。
前記基準信号のうち一つがi番目基準信号であり前記基準信号のうち次の一つがi+1番目の信号の場合、前記第2フォールディングステージは、前記第1フォールディング信号群のi番目フォールディング信号の入力を受け前記第3フォールディング信号を生成するフォールディングブロックと、前記第1フォールディング信号群のi番目及びi+1番目のフォールディング信号を能動補間して前記第4フォールディング信号を生成する補間フォールディングブロックを含む複数のフォールディングブロック及び補間フォールディングブロックを含むことができる。
前記第2フォールディングステージは、前記第3フォールディング信号及び前記第4フォールディング信号を補間し、前記第3及び第4フォールディング信号と前記補間されたフォールディング信号に基づいて前記第2フォールディング信号群を生成する平均化補間抵抗アレイをさらに含むことができる。例えば、前記第2フォールディングステージは、フォールディングファクターが3であることができる。
前記第2フォールディングステージは前記第2フォールディングステージの第1端にある第1端フォールディングブロック及び前記第2フォールディングステージの第2端にある第2端フォールディングブロックを含み、前記第2平均化補間抵抗アレイは前記第1端にある第1端平均化補間抵抗及び前記第2端にある第2端平均化補間抵抗を含み、前記第2フォールディングステージ内の前記フォールディングブロック及び補間フォールディングブロックは前記第1端フォールディングブロックと前記第2端ブフォールディングロックが入力を共有するように環形で連結され、前記第2平均化補間抵抗アレイ内の前記第1端平均化補間抵抗と前記第2端平均化補間抵抗は環形で連結されて平均化補間抵抗入力を共有することができる。
前記プリアンプ部は、前記アナログ入力信号をサンプリングし、前記サンプリングされた信号を所定の時間の間保持するトラック及びホールド部と、前記伝達特性によって前記サンプリングされた入力信号に相応する基準信号をそれぞれ生成する複数のプリアンプと、を含むことができる。
前記プリアンプ部は、前記基準信号を平均化して誤差を減少するための平均化抵抗アレイをさらに含むことができる。
本発明の他の実施例によるアナログ信号をデジタル信号に変換する方法は、アナログ入力信号及び一定電圧間隔を有する基準電圧の入力を受け前記基準電圧でそれぞれ0点交差する伝達特性を有する基準信号を生成する段階と、前記基準信号の入力を受けて生成した第1フォールディング信号及び前記基準信号を補間して生成した第2フォールディング信号から第1フォールディング信号群を生成する段階と、前記第1フォールディング信号群のフォールディング信号の入力を受けて生成した第3フォールディング信号及び前記第1フォールディング信号群のフォールディング信号を補間して生成した第4フォールディング信号から第2フォールディング信号群を生成する段階と、前記第2フォールディング信号群のフォールディング信号に基づいてデジタルコードを生成する段階と、を含む。
前記基準信号のうち一つがi番目基準信号であり前記基準信号のうち次の一つがi+1番目信号である場合、前記第1フォールディング信号群を生成する段階は、i番目基準信号の入力を受け前記第1フォールディング信号を生成する段階と、前記i番目基準信号及びi+1番目基準信号を能動補間して前記第2フォールディング信号を生成する段階と、を含むことができる。前記第1フォールディング信号群を生成する段階は、前記第1フォールディング信号及び前記第2フォールディング信号を補間する段階と、前記第1及び第2フォールディング信号と前記補間されたフォールディング信号に基づいて前記第1フォールディング信号群を生成する段階と、をさらに含む。例えば、前記第1フォールディング信号群を生成する段階においてフォールディングファクターは3であることができる。
請求項12において、前記基準信号のうち一つがi番目基準信号であり前記基準信号のうち次の一つがi+1番目信号の場合、前記第2フォールディング信号群を生成する段階は前記第1フォールディング信号群のi番目フォールディング信号の入力を受け前記第3フォールディング信号を生成する段階と、前記第1フォールディング信号群のi番目及びi+1番目フォールディング信号を能動補間して前記第4フォールディング信号を生成する段階と、を含む。
前記第2フォールディング信号群を生成する段階は、前記第3フォールディング信号及び前記第4フォールディング信号を補間する段階と、前記第3及び第4フォールディング信号と前記補間されたフォールディング信号を基にして前記第2フォールディング信号群を生成する段階と、をさらに含む。例えば、前記第2フォールディング信号群を生成する段階においてフォールディングファクターは3であることができる。
例えば、前記基準信号を生成する段階は前記基準信号に対して平均化技法を適用する段階を含むことができ、前記基準信号及びフォールディング信号は差動信号であることができる。
従って、本発明のアナログデジタル変換器は、解像度と変換速度を増加させながら補間誤差は抑制することができる。
本文に開示されている本発明の実施例について、特定の構造的乃至機能的説明はただ本発明の実施例を説明するための目的で例示されたもので、本発明の実施例は多様な形態で実施することができ本文に説明された実施例に限定されるのではない。
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
図1は本発明の一実施例によるフォールディング及び補間アナログデジタル変換器ADCを示すブロック図である。
図1を参照すると、フォールディング及び補間ADCは上位ビットを生成する近似ADC100、下位ビット(以下、LSB)を生成する精密ACD300及びエンコーダ500を含む。
精密ADC300は基準電圧生成部310、分散式プリアンプ部330、第1及び第2フォールディングステージ350、370及び複数の比較部390を含む。
前記分散式プリアンプ部330はトラック及びホールド回路331(以下、T/H回路)、複数のプリアンプ333及び複数の平均化抵抗335を含む。
一実施例において、前記第1及び第2フォールディングステージ350、370はそれぞれフォールディングブロック351a〜351gを含むフォールディングブロック(FB)351及び補間フォールディングブロック353a〜353fを含む補間フォールディングブロック353、抵抗355a〜355xを含む複数の平均化補間抵抗アレイ355及び抵抗375a〜375fを含む抵抗アレイ375を含む。
便宜のために、比較部390から基準電圧生成部310の方に見てみると、前記第2フォールディングステージ370はフォールディング信号Vff1〜Vff32を含む第2フォールディング信号群377を生成し、前記第2フォールディング信号群377はそれぞれ比較部390内の32個の比較器391に供給される。
第2フォールディングステージ370内にある平均化補間抵抗アレイ375はフォールディングブロック371及び補間フォールディングブロック373から出力されたフォールディング信号を補間し、補間された信号を生成する。第2フォールディング信号Vff1〜Vff32はフォールディングブロック371及び補間フォールディングブロック373から出力されたフォールディング信号及び補間された信号を含むので、第2フォールディングステージ370は8個以上のフォールディングブロック371及び8個以上の補間フォールディングブロック373を含むことができる。
万一、第2フォールディングステージ370のフォールディングファクターが3であると、第1フォールディング信号群Vf1〜Vf25のうち3個のフォールディング信号がフォールディングブロック371及び補間フォールディングブロック373にそれぞれ供給される。従って、第1フォールディングステージ350は24個以上のフォールディング信号を提供するように設計される。
第1フォールディングステージ350内の平均化補間抵抗アレイ355は分散プリアンプ部330から出力された基準信号Vp1〜Vp19を補間し、補間された信号を生成する。第1フォールディング信号群Vf1〜Vf25はフォールディングブロック351及び補間フォールディングブロック353から出力されたフォールディング信号と補間された信号を含む。従って、第1フォールディングステージ350は6個以上のフォールディングブロック351及び6個以上の補間フォールディングブロック353を含むことができる。
第1フォールディングステージ350のフォールディングファクターが3であると、分散されたプリアンプ部330から出力された基準信号Vp1〜Vp19のうち3個のフォールディング信号はフォールディングブロック351及び補間されたフォールディングブロック353にそれぞれ供給される。従って、分散されたプリアンプ部330は18個以上の基準信号を提供するように設計される。
他の実施例において、補間誤謬を低減させるために、平準化された補間レジスタアレイ355は環形で連結されることができ、第1及び第2フォールディングステージ350、370はフォールディングブロックの上端または下端に追加的なフォールディングブロックを含むことができる。
例えば、第1フォールディングステージで、補間誤差は非線形に起因して外側フォールディングブロックに行くほど増加される。従って、補間誤差を低減させるために、最後の補間フォールディングブロック353fと最初のフォールディングブロック351aは入力フォールディング信号を共有することができ、入力フォールディング信号を共有するために環形で連結することができる。補間フォールディングブロック353fは3個の基準信号Vp7、Vp13、Vp19の入力を受けることができる。
他の実施例により、追加的なフォールディングブロックが最初フォールディングブロック351aの上方と、最後の補間フォールディングブロック353hの下方に挿入されることができる。また、同様に平均化補間抵抗アレイ355が環形で連結されるか追加的な抵抗が平均化補間抵抗アレイ355の上下に挿入されてもよい。
また、前記第2フォールディングステージ370も前記実施例で示されたのと同様に構成することができる。
基準電圧生成部310は外部電圧(Vrefa及びVrefb)の間で一定電圧間隔を有する基準電圧(Vref1乃至Vref19)を生成する。基準電圧生成部310は同一の大きさを有する複数の抵抗311を梯形で連結した抵抗ラダーで具現されることができる。
分散式プリアンプ部330内のT/H回路331は入力信号に従い一定の時点で入力信号Vinを保持する一種のサンプリング回路であり、フォールディング及び補間ADC回路内でフォールディング信号のレベルが定着(Settling)される時間を決定する。
例えば、分散式プリアンプ部330は一つの基準信号を生成し、入力信号に相応する電圧レベルを測定する一つの増幅器方式を使用することができる。一つの増幅器方式は入力信号の正確な電圧レベルを測定しなければならないという短所を有する。
他の例において、分散式プリアンプ部330は複数の基準信号を生成し、前記複数の基準信号のうち入力信号に該当する一つの基準信号を選択する分散方式を使用することができる。
複数の基準信号は入力信号に対して一定の間隔を置き0点を通過する(zero−crossing)特性を有し、分散方式は入力信号の電圧レベルを正確に測定しないで入力信号が0点より低いかどうかを判断する。
一つの実施例において、分散式プリアンプ部333は分散方式を用いることができ、T/H回路331を通過してサンプリングされた入力信号に基づいて前記基準電圧 Vref1乃至Vref19をそれぞれ生成する。
分散式プリアンプ部330から生成された基準信号Vp1〜Vp19はそれぞれフォールディングブロック351及び補間フォールディングブロック353に入力され、フォールディングブロック351及び補間フォールディングブロック353はそれぞれフォールディング信号を生成する。
フォールディング信号は基準信号に該当する基準電圧の電圧レベル毎に0点交差する伝達特性を有した信号であり、基準信号が一定の電圧間隔を有するのと同様にフォールディング信号も互いに一定の電圧間隔を有する。
フォールディングファクターは基準信号が0点で交差する回数で定義され、フォールディングファクターはフォールディング比(folding rate)とも呼ばれる。一般的に、フォールディングファクターが高いとフォールディング信号が要求する帯域幅が広くなる問題点が発生する。本発明の実施例においては全体システムのフォールディングファクターが高いながら帯域幅は低くすることができる。
図2は図1の分散式プリアンプを説明するための図面である。
図2を参照すると、プリアンプPAiは基準電圧生成部310で提供される基準電圧Vrefiと入力信号Vinの入力を受け、基準信号Vpiを出力する。
プリアンプPAiは入力信号Vinが基準電圧Vrefiより低いと相対的に低い電圧レベルの信号を出力し、前記入力信号が基準電圧より高いと相対的に高い電圧レベルの信号を出力する。例えば、基準信号は基準電圧と実質的に同じ電圧レベルを有することができる。従って、プリアンプは基準電圧の段階と同じ数を有する基準信号を生成し、各基準信号は入力信号と基準電圧とが交差する地点で0点交差する形態を有する。隣接する基準電圧間の各電圧レベルは同じであるので、隣接する基準信号間の各電圧レベルも略同じである。
プリアンプPAは入力信号と基準電圧を差動入力するCMOS差動対で具現することができる。CMOS差動対で具現されるプリアンプはCMOS工程上の問題に起因して差動対の不整合(mismatch)、バイアス電流源の不整合などの入力オフセット誤差要因を有する。従って、基準信号Vpiは入力オフセット誤差に起因して正確な電圧レベルで0点交差しなく、結局、基準信号Vpiの誤差に起因してフォールディング及び補間ADC回路の解像度と変換速度は制約される。
プリアンプPAi内のCMOS差動対のトランジスタの大きさを大きく増加させ差動対の不整合による誤謬は減少し、プリアンプの出力を平均化して基準信号の誤差を減少させることもできる。プリアンプPAiの出力を平均化する方法に対しては後述する。
図1に示すように、平均化抵抗アレイ335は分散式プリアンプ333の出力端子の間に連結された抵抗335a〜335rを含む。
各プリアンプ333は図2のi番目基準信号の線形領域で示されたように、入力信号の特定範囲で線形性を有する。入力信号がi番目基準電圧(Vrefi)のときi番目プリアンプに隣接したプリアンプは線形的に動作する。i番目プリアンプPAi及び隣接したプリアンプの出力は平均化抵抗を通じて互いに連結されているので、線形的に動作するプリアンプが有する誤差は平均化され、結局、プリアンプから出力される基準信号の線形性は改善される。例えば、万一、プリアンプが線形方式で動作する18番目プリアンプPA18であると、17番目及び18番目プリアンプPA17、PA18出力のエラー及び18番目及び19番目プリアンプPA18、PA19は平均化されることができ、結果的に、出力基準信号Vp17、Vp18.Vp19はさらに小さいエラーを有する。
一方、プリアンプの出力に連結された平均化抵抗はプリアンプの入力端で見るとプリアンプのトランジスタ大きさを大きく見えるようにする効果を有するので、CMOS差動対のトランジスタの大きさを大きくしなくてもCMOS不整合による影響を最小化する利点もある。
実施例によって、前記平均化抵抗アレイ335は平均化だけではなく補間も実施することができる。隣接する基準信号の間の電圧レベルは一定であるので、平準化抵抗アレイ335はある2つの基準信号を補間して前記2つの基準信号の間に複数の基準信号を生成することができる。結局、平準化抵抗アレイ335を用いた補間技法によってプリアンプの数を減少させることもできる。
図3は図1のフォールディングブロックの一例を示した回路図である。
図3において、フォールディングブロック30のフォールディンフォクターは3であり、フォールディングブロック30は第1乃至第3差動対31、32、及び33を有している。
第1乃至第3差動対31、32及び33はマトリックス3対の基準信号(Vp1とVpb1、Vp2とVpb2、Vp3とVpb3)の入力を受け、フォールディング信号(Vf及びVfb)を差動出力する。第1乃至第3基準信号(Vp1とVpb1、Vp2とVpb2、Vp3とVpb3)はプリアンプ330から提供される。フォールディング信号Vf及び反転フォールディング信号Vfbは入力信号Vin及び3つの基準電圧Vref1、Vref2及びVref3の電圧レベルの交差時点で0点交差する。即ち、フォールディング信号Vf及び反転フォールディング信号Vfbは3回フォールディングする特性を有する。
万一、フォールディングブロック30が四つの差動対と四つの基準信号差動対を用いると、フォールディングブロック30はフォールディングファクターが4であるフォールディング信号を生成することができる。
第2フォールディングステージはフォールディングブロック371及び補間フォールディングブロック373はプリアンプ部330から提供された基準信号の代わりに前記第1フォールディングステージから出力される差動対を形成するフォールディング信号を使用する。従って、前記第1フォールディングステージのフォールディングファクター分だけフォールディングされたフォールディング信号は第2フォールディングステージで再度フォールディングされる。
例えば、前記第1フォールディングステージのフォールディングファクターが3であり、前記第2フォールディングステージのフォールディングファクターが3であると、全体回路のフォールディングファクターは9であり(3*3)、フォールディング信号は9回フォールディングされた形態を有する。
図4は図1の3*3縦続型フォールディング信号を説明するための図面である。
図4において、9回フォールディングされたフォールディング信号Vf4はフォールディングファクターが3であるフォールディングブロック41〜44を縦続的に連結して生成される。
フォールディングファクターが大きくなると解像度が高くなるか、ADC回路内でフォールディング信号がスイングするに必要な帯域幅も共に増加する。
基準信号は互いに一定の電圧間隔を有するので、ある基準信号は隣接する基準信号を補間して得ることができる。基準信号を補間して得た方法はプリアンプの出力を補間して得る方法もあるが、能動補間入力を有するフォールディングブロックを使用する方法もある。
図5は図1の補間フォールディングブロックの一実施例を示す回路図である。
図5を参照すると、補間フォールディングブロック50はフォールディングファクターが3であり、それぞれ四つの入力を有する第2、第4及び第6差動対51、52及び53を含む。
第2差動対51は第1及び第3基準信号差動対(Vp1とVpb1、Vp3とVpb3)を補間して差動対を形成する第2基準信号を生成する。
第4差動対52は第3及び第5基準信号差動対(Vp3とVpb3、Vp5とVpb5)を補間して、差動対を形成する4基準信号を生成する。
第6差動対53は第5及び第7基準信号差動対(Vp5とVpb5、Vp7とVpb7)を補間して、差動対を形成する第6基準信号を生成する。
即ち、補間フォールディングブロック50は第2、第4及び第6差動対51、52、53を使用して第2、第4及び第6基準信号を生成し、フォールディング信号Vp及びVpbを生成することができる。
万一、補間フォールディングブロック50が4つの入力を有する四つの差動対を含み、4つの差動基準信号を補間すると、フォールディングファクターが4であるフォールディング信号を生成するこができる。
生成しなければならない基準信号及び基準電圧の数が減少すると、基準電圧生成部310が簡単になり前記プリアンプの数を減少することができる。抵抗アレイを用いてプリアンプの出力を補間する方法は補間誤差を減少させることができない反面、上述した能動補間方法は補間フォールディングブロックに含まれた差動対の共通モード除去能力のため補間誤差をさらに減少させることができる。
図1に示すように、第1フォールディングステージ350はフォールディングファクターが3であり、7個のフォールディングブロック351a〜351gと6個の補間フォールディングブロック353a〜353fを含む。
第1フォールディングブロック351aは3個の差動対を成す基準信号Vp1、vp7及びvp13の入力を受け第1フォールディング信号Vf1を生成する。第1補間フォールディングブロック353aは6個の差動対を成す基準信号Vp1、Vp7、Vp13、Vp2、Vp8及びVp14の入力を受け第3フォールディング信号Vf3を生成する。
残りのフォールディングブロック351b〜351g及び補間フォールディングブロック353b〜353fも同様の方法でそれぞれ基準信号の入力を受けそれぞれ該当するフォールディング信号を生成する。フォールディング信号357は前記第フォールディングステージ370に供給される。
第2フォールディングステージ370はフォールディングファクターが3であり、9個のフォールディングブロック371a〜371iと8個の補間フォールディングブロック373a〜373hを含み、前記第1フォールディングステージ350と類似した方法でそれぞれ基準信号の入力を受けそれぞれ該当するフォールディング信号を生成する。
平均化された補間抵抗アレイ355及び375は前記第1及び第2フォールディングステージ350及び370のフォールディングブロックの出力端に連結されている。フォールディング信号は互いに一定の電圧間隔を有するので、任意のフォールディング信号は隣接するフォールディング信号を補間して(例えば、平均化して)得ることができる。線形性が確保される限り、ある2つのフォールディングブロックのフォールディング信号出力の間でさらに多くのフォールディング信号を補間技法で生成することができる。
前記で上述した補間方法はフォールディングブロックの数を減少させることができる。ただ、補間抵抗はシステムの入力側で入力抵抗を大きくするので入力信号の帯域幅を制限する要因となる。
比較部390は複数の比較器391を含み、比較器391は前記第2フォールディングステージ370で生成されるフォールディング信号377の入力をそれぞれ受け前記入力信号に相応するデジタルコードをそれぞれ生成する。
例えば、比較部390は温度計コードを生成することができる。比較器391は差動対を構成する第1信号と第2信号の入力を受け、第1信号が第2信号より大きいときにはコード値‘0’を出力し、反対の場合にはコード値‘1’を出力することができる。
エンコーダ500が比較部390の温度計コードを用いる場合には、エンコーダ500は近似ADC100で変換したデジタルコードと精密ADC300で生成した温度計コードの入力を受け、アナログ入力信号Vinに相応するデジタル変換コードを生成する。
近似ADC100の回路構成と精密ADC300の回路構成は異なるので、近似ADC100から出力された信号遅延時間と精密ADC300から出力された信号遅延時間は一致しない。従って、信号遅延に起因して発生する誤差を減少するためにエンコーダ500は近似ADC100及び精密ADC300からそれぞれ出力された信号を同期化するためにビットシンクロナイザーをさらに含むことができる。
図6、図7及び図8は図1のADCをシミュレーションした結果を示すグラフである。
図6、図7及び図8の場合、ADCは8ビットの解像度、500M サンプル/sのサンプリング速度を有すると仮定した。
図6に示されたグラフは本発明の一実施例によるADCを用いて5MHz、1.2V振幅の入力正弦波を500M サンプル/sの速度でデジタル変換し、変換されたデジタル信号を再度アナログ信号に再変換した波形を示す。本発明の一実施例によるADCは入力信号が比較的早い速度である500M サンプル/sのサンプリング速度でも誤謬なしにデジタル変換されたことがわかる。
一般的に、ADCの誤差はINL(integral non−linearity)とDNL(differential non−linearity)で表示するが、INL及びDNLはそれぞれノイズ信号の絶対的大きさとノイズ信号間の相対的大きさをLSB(least Significant bit)で示したのである。一般的にADCはINL及びDNLが全部0.5LSBより小さいと誤差なしにデジタル変換することができる。
図7及び図8を参照すると、本発明の一実施例によるADCを用いて5Mhzの入力正弦波を500M サンプル/sの速度でデジタル変換したとき、INL及びDNLが8ビット全体に渡って−0.5LSB〜0.5LSBに分布し誤謬が発生しない。
本発明の一実施例による縦続型フォールディング補間アナログデジタル変換器は基準信号を生成するプリアンプの出力を平均化して入力オフセット誤差を抑制することができ、前記基準信号を能動補間する補間フォールディングブロックを用いるので補間誤差も抑制することができる。
また、フォールディング補間アナログデジタル変換器はフォールディングブロックの差動出力を平均化補間するので高いフォールディングファクターを有しながら必要なフォールディングブロックの数を減少させることができる。
本発明の一実施例による縦続型フォールディング補間アナログデジタル変換器は縦続型構造を有するので速度が速くて、プリアンプ及びフォールディングブロックの数が小さくて大きさを減少できる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
100 3ビット近似ADC
300 5ビット精密ADC
310 基準電圧生成部
330 分散式プリアンプ部
350 第1フォールディングステージ
370 第2フォールディングステージ
351、371 フォールディングブロック
353、373 補間フォールディングブロック
390 比較部
500 エンコーダ
300 5ビット精密ADC
310 基準電圧生成部
330 分散式プリアンプ部
350 第1フォールディングステージ
370 第2フォールディングステージ
351、371 フォールディングブロック
353、373 補間フォールディングブロック
390 比較部
500 エンコーダ
Claims (20)
- アナログ入力信号及び一定電圧間隔の基準電圧の入力を受け前記基準電圧でそれぞれ0点交差する伝達特性を有する基準信号を生成するプリアンプ部と、
前記基準信号の入力を受け第1フォールディング信号(folding signal)を生成し、前記基準信号を能動補間して第2フォールディング信号を生成し、前記第1及び第2フォールディング信号に基づいて第1フォールディング信号群を生成する第1フォールディングステージ(folding stage)と、
前記第1フォールディング信号群のフォールディング信号の入力を受け第3フォールディング信号を生成し、前記第1フォールディング信号群のフォールディング信号を補間して第4フォールディング信号を生成し、前記第3及び第4フォールディング信号に基づいて第2フォールディング信号群を生成する第2フォールディングステージと、
前記第2フォールディング信号群のフォールディング信号に基づいてデジタルコードを生成する複数の比較器と、
前記デジタルコードをエンコーディングするエンコーダと、
を含むことを特徴とする縦続型フォルディング及び補間アナログデジタル変換器。 - 前記基準信号のうち一つがi番目基準信号で前記基準信号のうち次の一つがi+1番目の信号の場合、前記第1フォールディングステージはi番目基準信号の入力を受け前記第1フォールディング信号を生成するフォールディングブロックと、前記i番目基準信号及びi+1番目基準信号を能動補間して前記第2フォールディング信号を生成する補間フォールディングブロックを含む複数のフォールディングブロック及び補間フォールディングブロックを含むことを特徴とする請求項1記載のフォールディング及び補間アナログデジタル変換器。
- 前記第1フォールディングステージは、
前記第1フォールディング信号及び前記第2フォールディング信号を補間し、前記第1及び第2フォールディング信号と前記補間されたフォールディング信号に基づいて前記第1フォールディング信号群を生成する第1平均化補間抵抗アレイをさらに含むことを特徴とする請求項2記載のフォールディング及び補間アナログデジタル変換器。 - 前記第1フォールディングステージは、
フォールディングファクターが3であることを特徴とする請求項3記載のフォールディング及び補間アナログデジタル変換器。 - 前記第1フォールディングステージは、前記第1フォールディングステージの第1端にある第1端フォールディングブロック及び前記第1フォールディングステージの第2端にある第2フォールディングブロックを含み、前記第1平均化補間抵抗アレイは前記第1端にある第1端平均化補間抵抗及び前記第2端にある第2端平均化補間抵抗を含み、
前記第1フォールディングステージ内の前記フォールディングブロック及び補間フォールディングブロックは前記第1端フォールディングブロックと前記第2端フォールディングブロックが入力を共有するように環形で連結され、前記第1平均化補間抵抗アレイ内の前記第1端平均化補間抵抗と前記第2端平均化補間抵抗は環形で連結され平均化補間抵抗入力を共有することを特徴とする請求項3記載のフォールディング及び補間アナログデジタル変換器。 - 前記基準信号のうち一つがi番目基準信号であり前記基準信号のうち次の一つがi+1番目の信号の場合、前記第2フォールディングステージは、前記第1フォールディング信号群のi番目フォールディング信号の入力を受け前記第3フォールディング信号を生成するフォールディングブロックと、前記第1フォールディング信号群のi番目及びi+1番目のフォールディング信号を能動補間して前記第4フォールディング信号を生成する補間フォールディングブロックを含む複数のフォールディングブロック及び補間フォールディングブロックを含むことを特徴とする請求項1記載のフォールディング及び補間アナログデジタル変換器。
- 前記第2フォールディングステージは、
前記第3フォールディング信号及び前記第4フォールディング信号を補間し、前記第3及び第4フォールディング信号と前記補間されたフォールディング信号に基づいて前記第2フォールディング信号群を生成する平均化補間抵抗アレイをさらに含むことを特徴とする請求項6記載のフォールディング及び補間アナログデジタル変換器。 - 前記第2フォールディングステージは、
フォールディングファクターが3であることを特徴とする請求項7記載のフォールディング及び補間アナログデジタル変換器。 - 前記第2フォールディングステージは前記第2フォールディングステージの第1端にあるフォールディングブロック及び前記第2フォールディングステージの第2端にある第2端フォールディングブロックを含み、前記第2平均化補間抵抗アレイは前記第1端にある第1端平均化補間抵抗及び前記第2端にある第2端平均化補間抵抗を含み、
前記第2フォールディングステージ内の前記フォールディングブロック及び補間フォールディングブロックは前記第1端フォールディングブロックと前記第2端フォールディングブロックが入力を共有するように環形で連結され、前記第2平均化補間抵抗アレイ内の前記第1端平均化補間抵抗と前記第2端平均化補間抵抗は環形で連結され平均化補間抵抗入力を共有することを特徴とする請求項7記載のフォールディング及び補間アナログデジタル変換器。 - 前記プリアンプ部は、
前記アナログ入力信号をサンプリングし、前記サンプリングされた信号を所定の時間の間保持するトラック及びホールド部と、
前記基準信号の0点交差する伝達特性によって前記サンプリングされた入力信号に相応する基準信号をそれぞれ生成する複数のプリアンプと、を含むことを特徴とする請求項1記載のフォールディング及び補間アナログデジタル変換器。 - 前記プリアンプ部は、
前記基準信号を平均化して誤差を減少するための平均化抵抗アレイをさらに含むことを特徴とする請求項10記載のフォールディング及び補間アナログデジタル変換器。 - アナログ入力信号及び一定電圧間隔を有する基準電圧の入力を受け前記基準電圧でそれぞれ0点交差する伝達特性を有する基準信号を生成する段階と、
前記基準信号の入力を受けて生成した第1フォールディング信号及び前記基準信号を補間して生成した第2フォールディング信号から第1フォールディング信号群を生成する段階と、
前記第1フォールディング信号群のフォールディング信号の入力を受けて生成した第3フォールディング信号及び前記第1フォールディング信号群のフォールディング信号を能動補間して生成した第4フォールディング信号から第2フォールディング信号群を生成する段階と、
前記第2フォールディング信号群のフォールディング信号に基づいてデジタルコードを生成する段階と、
を含むことを特徴とするアナログ信号をデジタル信号に変換する方法。 - 前記基準信号のうち一つがi番目基準信号であり前記基準信号のうち次の一つがi+1番目信号である場合、前記第1フォールディング信号群を生成する段階は、
i番目基準信号の入力を受けて前記第1フォールディング信号を生成する段階と、
前記i番目基準信号及びi+1番目基準信号を能動補間して前記第2フォールディング信号を生成する段階と、を含むことを特徴とする請求項12記載の方法。 - 前記第1フォールディング信号群を生成する段階は、
前記第1フォールディング信号及び前記第2フォールディング信号を補間する段階と、
前記第1及び第2フォールディング信号と前記補間されたフォールディング信号に基づいて前記第1フォールディング信号群を生成する段階と、をさらに含むことを特徴とする請求項13記載の方法。 - 前記第1フォールディング信号群を生成する段階は、
フォールディングファクターが3であることを特徴とする請求項14記載のフォールディング及び補間方式のアナログデジタル変換方法。 - 前記基準信号のうち一つがi番目基準信号であり前記基準信号のうち次の一つがi+1番目信号の場合、前記第2フォールディング信号群を生成する段階は、
前記第1フォールディング信号群のi番目フォールディング信号の入力を受け前記第3フォールディング信号を生成する段階と、
前記第1フォールディング信号群のi番目及びi+1番目フォールディング信号を能動補間して前記第4フォールディング信号を生成する段階と、を含むことを特徴とする請求項12記載の方法。 - 前記第2フォールディング信号群を生成する段階は、
前記第3フォールディング信号及び前記第4フォールディング信号を補間する段階と、
前記第3及び第4フォールディング信号と前記補間されたフォールディング信号を基にして前記第2フォールディング信号群を生成する段階と、を含むことを特徴とする請求項16記載の方法。 - 前記第2フォールディング信号群を生成する段階は、
フォールディングファクターが3であることを特徴とする請求項17記載のフォールディング及び補間方式のアナログデジタル変換方法。 - 前記基準信号を生成する段階は、
前記基準信号に対して灯火する段階を含むことを特徴とする請求項12記載のフォールディング及び補間方式のアナログデジタル変換方法。 - 前記基準信号、前記第1フォールディング信号群内の前記フォールディング信号及び前記第2フォールディング信号群内の前記フォールディング信号はそれぞれ差動対を含むことを特徴とする請求項12記載のフォールディング及び補間方式のアナログデジタル変換方法。
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