KR20050017914A - 단일 입력 단의 씨모스 타임 인터리브드 플래쉬아날로그/디지털 변환장치 - Google Patents

단일 입력 단의 씨모스 타임 인터리브드 플래쉬아날로그/디지털 변환장치

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KR20050017914A
KR20050017914A KR1020030055460A KR20030055460A KR20050017914A KR 20050017914 A KR20050017914 A KR 20050017914A KR 1020030055460 A KR1020030055460 A KR 1020030055460A KR 20030055460 A KR20030055460 A KR 20030055460A KR 20050017914 A KR20050017914 A KR 20050017914A
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장영찬
박상훈
박홍준
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학교법인 포항공과대학교
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Abstract

본 발명은 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치에 관한 것으로, 아날로그 신호를 제공받는 입력 단을 하나의 입력 단으로 공유한 입력 단(input buffer)과, 입력 단으로부터 제공된 아날로그 신호를 디지털 신호로 변환하는 제1 임의의 개수의 1-GS/s 4-비트 플래쉬 아날로그/디지털 변환기(ADC)와, 제1 임의의 개수의 1-GS/s 4-비트 플래쉬 ADC에 위상 고정 루프(PLL)를 이용하여 위상 클럭을 발생하여 제공하는 다중 위상 클럭 발생기를 포함한다. 따라서, 입력 단의 옵셋을 줄일 수 있으며, 평준화 기법을 이용하여 프리 앰프의 개수를 기존과 비교하여 1/n 로 줄여 별도의 디지털 옵셋 보정 회로의 불필요, 칩 면적과 전력 소모를 줄일 수 있다. 또한, 입력 단의 입력 커패시턴스의 감소로 큰 입력 대역폭을 가질 수 있는 효과가 있다.

Description

단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치{APPARATUS FOR CONVERTING A CMOS TIME INTERLEAVED FLASH ANALOG-TO-DIGITAL WITH A SINGLE INPUT STAGE}
본 발명은 단일 입력 단의 씨모스(CMOS) 타임 인터리브드 플래쉬 아날로그/디지털 변환장치에 관한 것으로, 특히 8-GS/s 4-비트의 씨모스 아날로그-디지털 변환기를 구현함에 있어서, 변환기의 입력 단을 하나의 입력 단으로 공유하고, 저항 열을 이용한 평준화 기법을 적용시켜 입력 단의 옵셋 및 전력 소모를 줄이며, 큰 입력 대역폭을 가질 수 있도록 하는 변환장치에 관한 것이다.
통상적으로, 고속 데이터 통신(high-speed serial links), 샘플링 스콥(sampling scopes), 그리고 위상 어레이 레이더(phased array radars)와 같은 응용 분야에서 믹서(Mixer) 및 아날로그 필터(analog filters) 등의 아날로그 프론트-엔드(front-end) 블록들이 아날로그/디지털 변환기 및 디지털 신호 처리 블록으로 대체되고 있는 실정이다.
이러한 응용 분야에서는 1㎓∼10㎓의 샘플링 속도와 낮은 해상도의 아날로그/디지털 변환기가 요구되므로 플래쉬 구조의 아날로그/디지털 변환기가 널리 이용된다.
그러나 종래의 기술에서는 씨모스 공정을 이용하여 수 ㎓의 샘플링 속도를 만족하는 아날로그/디지털 변환기를 구현하지 못함에 따라 씨모스 공정을 이용하여 샘플링 속도 한계를 극복하기 위해 타임-인터리브드 플래쉬 구조가 제안되었다.
다시 말해서, 도 1은 종래 n개의 단위 아날로그/디지털 변환기(1-1∼1-n)가 병렬로 구성된 타임-인터리브드 아날로그/디지털 변환기의 블록도이다.
여기서, 각 n개의 단위 아날로그/디지털 변환기(1-1∼1-n)는 n개의 위상 클럭 중 하나에 동기되어 동작하므로, 전체 아날로그/디지털 변환기(1-1∼1-n)는 각 단위 아날로그/디지털 변환기 샘플 속도의 n배에 해당하는 샘플 속도를 갖게 된다.
그러나, 상술한 타임-인터리브드 아날로그-디지털 변환기(1-1∼1-n)는 몇 가지의 문제점을 갖는다.
즉, 첫째로, 각 단위 아날로그/디지털 변환기 사이의 옵셋과 이득의 부 정합으로 인하여 동일한 아날로그 입력에 대해 각 단위 아날로그/디지털 변환기는 다른 디지털 코드를 출력하게 되는 문제점이 있다.
둘째로, 클럭 스큐(skew)와 클럭 지터(jitter)와 같은 클럭에 대한 오차로서, n개의 클럭이 동일한 위상 간격을 유지하지 못하여 각 클럭에 스큐가 생길 때 아날로그/디지털 변환기는 신호의 하모닉(harmonic) 성분을 발생시킨다. 또한, 클럭의 지터는 아날로그/디지털 변환기의 출력 신호에 화이트-노이즈(white-noise) 성분을 발생시키게 되는 문제점이 있다.
상술한 바와 같이 언급된 두 가지 문제점은 아날로그/디지털 변환기의 신호 대 잡음 비(Signal to Noise Ratio, SNR) 특성을 나쁘게 하는 결점을 갖고 있다.
또한, 종래 타임-인터리브드 플래쉬 아날로그/디지털 변환기는 각 단위 아날로그/디지털 변환기마다 입력 단으로 단일 트랙-홀드 회로나 프리 앰플리파이어(pre-amplifier)단을 이용하여 아날로그 입력을 받아들인다.
즉, 입력 단으로 이용되는 단일 트랙-홀드 회로는 입력 대역폭이 제한됨으로 기가(Giga) 대역의 신호 입력 시 신호의 왜곡이 커진다. 그리고, 각 단위 아날로그/디지털 변환기의 입력 단으로 프리 앰플리파이어 단을 이용할 경우 전체 아날로그/디지털 변환기에 이용되는 프리 앰플리파이어 수가 증가하여 입력 등가 커패시턴스가 증가하게 된다.
그 예로, 8-GS/s 4-비트의 아날로그/디지털 변환기를 구현하기 위해 4-비트의 해상도를 가지는 1GS/s 아날로그/디지털 변환기 8개를 이용할 경우 각 단 마다 15개의 프리 앰플리파이어가 필요하고, 전체적으로 120개의 프리 앰플리파이어가 필요하게 되어 입력 단의 대역폭이 감소하게 되며, 전력 소모와 칩 면적은 증가하게 된다.
다시 말해서, 상술한 바와 같이, 모두 각 단위 아날로그/디지털 변환기마다 입력 단이 존재하기 때문에 입력 단 사이의 부 정합은 전체 아날로그/디지털 변환기의 SNR 특성이 나빠지게 되며, SNR 특성이 나빠지면, 타임-인터리브드 아날로그/디지털 변환기의 첫 번째에 해당되는 문제점이며, 이 문제점을 해결하기 위해 디지털 보정 기법을 이용하였지만, 이 디지털 보정 기법은 보정 회로 및 보정 정보를 기억하기 위한 메모리가 존재해야 함으로 칩의 면적과 전력 소모가 증가되어 상술한 문제점을 해결하기에는 어려움이 있었다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 그 목적은 씨모스 아날로그-디지털 변환기의 입력 단을 하나의 입력 단으로 공유하고, 저항 열을 이용한 평준화 기법을 적용시켜 입력 단의 옵셋 및 전력 소모를 줄이며, 큰 입력 대역폭을 가질 수 있도록 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치를 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에서 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치는 아날로그 신호를 제공받는 입력 단을 하나의 입력 단으로 공유한 입력 단(input buffer)과, 입력 단으로부터 제공된 아날로그 신호를 디지털 신호로 변환하는 제1 임의의 개수의 1-GS/s 4-비트 플래쉬 아날로그/디지털 변환기(ADC)와, 제1 임의의 개수의 1-GS/s 4-비트 플래쉬 ADC에 위상 고정 루프(PLL)를 이용하여 위상 클럭을 발생하여 제공하는 다중 위상 클럭 발생기를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 2는 본 발명에 따른 8-GS/s 4-비트 타임-인터리브드 플래쉬 아날로그/디지털 변환기의 구조를 도시한 도면으로서, 8개의 단위 아날로그/디지털 변환기의 각 입력 단을 하나의 입력 단으로 공유한 입력 단(input buffer)(10)과, 8개의 1-GS/s 4-비트 플래쉬 아날로그/디지털 변환기(ADC)(20-1∼20-8)와, 위상 고정 루프(PLL)를 이용한 다중 위상 클럭 발생기(30)를 포함한다.
도 3은 도 2에 도시된 8개의 단위 아날로그/디지털 변환기의 각 입력 단을 하나의 입력 단으로 공유한 입력 단(input buffer)(10)을 상세하게 도시한 도면이다.
즉, 입력 단(10)은 프리 엠플리파이어 어레이(11)와, 소스 파로우 어레이(source follower array)(13)로 구성되며, 이 프리 엠플리파이어 어레이(11)는 15개의 프리 앰프(11-1∼11-15)와 4개의 프리 앰프(dummy_1,..,dummy_4)(11-16∼11-19)와, 평준화기법(averaging method)을 위한 저항열(R)로 이루어져 있다.
여기서, 저항열(R)을 이용한 평준화기법은 인접한 프리 앰프(11-1∼11-19)의 출력 단을 동일한 저항 값을 갖는 저항으로 연결함으로 19개의 프리앰프(11-1∼11-19) 사이에 발생되는 옵셋의 영향을 감소시킨다.
즉, 15개의 프리 앰프(11-1∼11-15)는 4-비트의 해상도를 위해 아날로그 입력 신호를 16-레벨로 양자화하기 위함이고, 4개의 프리앰프(11-16∼11-19)는 무한 프리앰프 단의 효과를 가지기 위함이다.
다시 말해서, 저항열(R)을 이용한 평준화기법의 양 끝 선형성을 위한 터미내이션(termination) 회로로서, 2가지 기술인 8개 단위 변환기의 입력단 공유와, 저항열을 이용한 평준화 기법은 입력 단에 이용되는 프리앰프의 개수를 종래에 비해 1/8로 줄이고 별도의 디지털 옵셋 보정 회로를 제거함으로 칩 면적과 전력 소모를 줄일 수 있으며, 또한 입력 단의 입력 커패시턴스의 감소로 넓은 대역폭을 가질 수 있다.
도 4는 도 3에 도시된 프리 앰프(11-1∼11-19)중 임의의 프리 엠프에 대한 상세 회로도로서, 모스펫(MOSFET) 부하에 비해 낮은 커패시턴스를 갖는 저항 부하를 이용한 차동 앰프(S4)를 사용한다.
즉, 차동 앰프(S4)의 바이어스 회로를 위해 레프리카 바이어스(replica bias) 회로(S3)가 이용되며, 이 레프리카 바이어스 회로(S3)는 프리 앰프(11-1∼11-19)의 입력 트랜지스터(transistor)가 모두 포화 모드(saturation mode)에서 동작하도록 출력 스윙을 제한한다.
도 3에 도시된 프리 앰프(11-1∼11-19)는 큰 입력 대역폭(대략 4㎓)을 갖기 위해 낮은 전압 이득(대략 2)을 가지도록 한다. 여기서, 낮은 전압 이득은 입력에 관련된 옵셋을 증가시키는데, 도 3에 도시된 저항열(R)을 이용한 평준화기법을 이용하여 이를 보상한다.
즉, 프리 앰프(11-1∼11-19)의 출력 노드에 평준화기법을 위해 저항열(R)이 위치하는데, 이 저항열(R)의 부하 영향으로 프리 앰프(11-1∼11-19) 단의 입력 대역폭이 3㎓로 줄어들며, 또한 전압 이득도 1.7로 줄어든다.
도 5는 도 3에 도시된 입력 단(10)의 소스 파로우 어레이(source follower array)(13)중 임의의 소스 파로우(14)에 대한 상세 회로도이다.
즉, 소스 파로우(14)는 도 3에 도시된 프리 앰프(11-1∼11-19)의 출력 신호를 8개의 디스트리뷰티드 트랙-홀드(Distributed Track-Hold, DTH)로 구동하기 위해 사용된다.
다시 말해서, 소스 파로우(14)의 사용은 입력 단(10)의 대역폭 감소 없이 8개의 단위 아날로그/디지털 변환기의 입력 단(10)을 하나의 입력 단으로의 공유를 가능하게 한다.
그리고, 전류원의 유한한 임피던스 특성으로 인해 차동 입력에 대한 소스 파로우(14)의 부하 전류(I SP , I SM )에 차이가 생긴다. 이로 인해 소스 파로우(14)의 선형성이 나빠져 아날로그/디지털 변환기의 신호 대 잡음 비가 나빠짐에 따라 부하 전류의 부정합을 줄이기 위해 큰 출력 스윙 폭을 가지는 캐스코드 전류원(cascode current source)(15)을 사용한다.
도 6은 도 2에 도시된 1-GS/s 4-비트의 플래쉬 ADC(20-1∼20-8)중 임의의 1-GS/s 4-비트의 플래쉬 ADC 구조에 대한 상세 회로도로서, 15개의 디스트리뷰티드 트랙-홀드(T/H)(21-1∼21-15)와, 15개의 비교기(22-1∼22-15)와, 버블 제거기(bubble rejecter)(23)와, 디지털 인코더(24)로 구성된다.
즉, 1차원으로 배열된 8개의 단위 변환기에 공급되는 8개의 클럭은 각 클럭의 위상이 0°, 180°, 45°, 225°, 90°, 270°, 135°, 315°의 순이 되도록 하는데, 이는 근접한 변환기의 블록에 가능한 위상 차이가 많이 나는 클럭을 공급함으로써 근접한 변환기 블록으로부터 발생되는 노이즈 영향을 줄이기 위함이다.
그리고, 도 6을 참조하면, 트랙-홀드 스위치(21-1∼21-15)는 각 비교기(22-1∼22-15) 앞에 위치시켜 디스트리뷰티드 트랙-홀드 스위치를 이루며, 트랙-홀드 스위칭된 데이터는 버블 제거기(23) 및 디지털 인코더(24)를 거쳐 도 2에 도시된 트라이 상태 버퍼(Tri-state buffer)(S1-1∼S1-8)중 임의의 트라이 상태 버퍼에 전달된다.
즉, 트랙-홀드 스위치(21-1∼21-15)의 선형성이 소신호의 작은 범위에 대해서 요구됨으로 큰 입력 대역폭을 가져 높은 주파수의 입력 신호에 대해 적절하다.
한편, 1-GS/s 4-비트 플래쉬 ADC(20-1∼20-8)가 도 2에 도시된 바와 같이 8개 이용됨으로 비교기(22-1∼22-15)가 8개, 즉 전체적으로 120개의 비교기가 필요하다. 여기서, 비교기는 작은 하드웨어(hardware)를 가지면서 고속으로 동작하여야 하므로, 이를 위해 센스-앰플리파이어(sense amplifier)에 근거한 비교기가 사용되며, 이는 한 종류의 클럭을 이용하므로 클럭 배분을 용이하게 한다.
그리고, 8개의 1-GS/s 4-비트 플래쉬 ADC(20-1∼20-8)에 각각 1㎓의 주파수를 가지고 동일한 위상 차이를 가지는 8개의 클럭이 공급, 즉 8개의 1㎓는 각각 125ps의 간격을 유지해야 한다.
이를 위해, 다중 위상 고정 루프를 이용하여 100㎒ 주파수의 입력 클럭에 10배의 주파수를 가지는 1㎓ 주파수의 8개 클럭을 발생시키며, 각 클럭의 간격은 일정한 위상(45°)이 유지되도록 한다. 또한 클럭의 듀티 사이클(duty cycle) 왜곡을 일으키는 오프칩(off-chip)의 반사를 줄이기 위해 100㎒의 외부 기준 클럭을 온칩(on-chip) 상에서 50Ω의 저항으로 터미내이션한다.
그리고, 각 클럭의 스큐를 줄이기 위해 위상 고정 루프 내에 위치한 전압 제어 오실레이터(voltage controlled oscillator, VCO)의 지연 블록 부 정합을 줄여야 한다.
이를 위해, 지연 블록의 입력소자 채널길이를 크게 한다(예로, L=0.45㎛ @ 0.18㎛ 공정). 또한 각각의 1㎓ 클럭의 배선 길이를 같게 하고 동일한 커패시턴스의 부하를 가지도록 레이아웃(layout)한다. 또한, 클럭의 지터를 줄이기 위해 전압 제어 오실레이터의 공급 전원에 대해 별도의 핀을 할당한다.
도 7은 본 발명에 따른 위상 고정 루프의 지터(jitter) 특성(예로, @ fclk=1㎓), 즉 3.78ps의 알엠에스 지터(rms jitter) 특성을 가진다. 이는 8GS/s 4-비트 ADC에서 요구되는 5ps의 알엠에스 지터 특성을 만족한다.
또한, 도 8을 참조하면, Hynix 0.18㎛, 1-폴리, 5-메탈 씨모스 공정을 사용하여 8-GS/s 4-비트 씨모스 타임-인터리브드 ADC를 제작하고 측정한 도면이다.
즉, 도 8a 및 도 8b는 동적특성 시험결과를 나타낸 것으로서, 아날로그/디지털 변환기의 디지털 출력 값을 분석한 것이며, 측정 결과를 요약하면, 도 9에 도시된 바와 같다.
보다 상세하게 설명하면, 도 8a는 특정 주파수의 정현파를 입력하여 디지털 변환된 4비트 코드 값을 FFT 변환하여 주파수 도메인에서 나타낸 결과 파형이다.
이를 통해, 여러 하모닉 성분들과 주된 신호성분과의 신호전력을 비교하여 SNDR(Signal and Noise Distortion Ratio) 또는 SFDR(Spurious Free Dtnamic Range) 값 등과 같은 아날로그/디지털 변환기의 동적성능지표를 측정할 수 있다.
다음으로, 도 8b는 입력되는 정현파의 주파수를 달리하면서 SFDR 값을 측정한 결과 그래프이다.
따라서, 도 8a 및 도 8b와 같이, 본 발명의 검증을 위해 제작된 여러 입력 단이 공유된 타임-인터리브드 아날로그/디지털 변환기가 정상적으로 동작하고 있음을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명은 씨모스 아날로그-디지털 변환기의 입력 단을 하나의 입력 단으로 공유하고, 저항 열을 이용한 평준화 기법을 적용시킴으로써, 입력 단의 옵셋을 줄일 수 있으며, 평준화 기법을 이용하여 프리 앰프의 개수를 기존과 비교하여 1/n 로 줄여 별도의 디지털 옵셋 보정 회로의 불필요, 칩 면적과 전력 소모를 줄일 수 있다. 또한, 입력 단의 입력 커패시턴스의 감소로 큰 입력 대역폭을 가질 수 있는 효과가 있다.
도 1은 종래 n개의 단위 아날로그/디지털 변환기(1-1∼1-n)가 병렬로 구성된 타임-인터리브드 아날로그/디지털 변환기의 블록 구성도이고,
도 2는 본 발명에 따른 8-GS/s 4-비트 타임-인터리브드 플래쉬 아날로그/디지털 변환기의 구조를 도시한 도면이며,
도 3은 도 2에 도시된 8개의 단위 아날로그/디지털 변환기의 각 입력 단을 하나의 입력 단으로 공유한 입력 단(input buffer)(10)을 상세하게 도시한 도면이며,
도 4는 도 3에 도시된 프리 앰프(11-1∼11-19)중 임의의 프리 엠프에 대한 상세 회로도이며,
도 5는 도 3에 도시된 입력 단(10)의 소스 파로우 어레이(source follower array)(13)중 임의의 소스 파로우(14)에 대한 상세 회로도이며,
도 6은 도 2에 도시된 1-GS/s 4-비트의 플래쉬 ADC(20-1∼20-8)중 임의의 1-GS/s 4-비트의 플래쉬 ADC 구조에 대한 상세 회로도이며,
도 7은 본 발명에 따른 위상 고정 루프의 지터(jitter) 특성을 도시한 도면이며,
도 8a는 본 발명에 따른 측정된 주파수 분석 그래프를 도시한 도면이며,
도 8b는 본 발명에 따른 입력 신호의 주파수에 따른 SFDR 측정결과 그래프를 도시한 도면이며,
도 9는 본 발명에 따른 아날로그/디지털 변환기의 디지털 출력 값을 분석한 측정 결과에 대하여 요약한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 입력 단(input buffer) 11 : 프리 엠플리파이어 어레이
13 : 소스 파로우 어레이 15 : 캐스코드 전류원
20-1∼20-8 : 8개의 1-GS/s 4-비트 플래쉬 아날로그/디지털 변환기(ADC)
21-1∼21-15 : 15개의 디스트리뷰티드 트랙-홀드(T/H)
22-1∼22-15 : 15개의 비교기 23 : 버블 제거기
24 : 디지털 인코더 30 : 다중 위상 클럭 발생기

Claims (12)

  1. 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치에 있어서,
    아날로그 신호를 제공받는 입력 단을 하나의 입력 단으로 공유한 입력 단(input buffer)과,
    상기 입력 단으로부터 제공된 아날로그 신호를 디지털 신호로 변환하는 제1 임의의 개수의 1-GS/s 4-비트 플래쉬 아날로그/디지털 변환기(ADC)와,
    상기 제1 임의의 개수의 1-GS/s 4-비트 플래쉬 ADC에 위상 고정 루프(PLL)를 이용하여 위상 클럭을 발생하여 제공하는 다중 위상 클럭 발생기
    를 포함하는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  2. 제 1 항에 있어서,
    상기 입력 단(input buffer)은, 제2 임의의 개수의 프리 앰프 및 제3 임의의 개수의 프리 앰프(dummy_1,..,dummy_4)와 평준화기법(averaging method)을 위한 저항열(R)로 이루어진 프리 엠플리파이어 어레이와, 상기 프리 앰프의 출력을 공유하는 제4 임의의 개수의 디스트리뷰티드 트랙-홀드(Distributed Track-Hold, DTH)로 구동하기 위한 소스 파로우 어레이(source follower array)를 구비하는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  3. 제 2 항에 있어서,
    상기 저항열(R)을 이용한 평준화기법은, 인접한 프리 앰프의 출력 단을 동일한 저항 값을 갖는 저항으로 연결하여 상기 프리앰프 사이에 발생되는 옵셋의 영향을 감소시키는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  4. 제 2 항에 있어서,
    상기 제2 임의의 개수의 프리 앰프는, 4-비트의 해상도를 위해 아날로그 입력 신호를 16-레벨로 양자화하기 위한 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  5. 제 2 항에 있어서,
    상기 제2, 3 임의의 개수를 갖는 프리 앰프는, 낮은 커패시턴스를 갖는 저항 부하를 이용한 차동 앰프를 사용하는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  6. 제 5 항에 있어서,
    상기 차동 앰프는, 바이어스 회로를 위한 레프리카 바이어스(replica bias) 회로를 이용하며, 상기 레프리카 바이어스 회로는 상기 프리 앰프의 입력 트랜지스터(transistor)가 모두 포화 모드(saturation mode)에서 동작하도록 출력 스윙을 제한하는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  7. 제 2 항에 있어서,
    상기 소스 파로우 어레이는, 상기 입력 단의 대역폭 감소 없이 하나의 입력 단으로의 공유를 가능하게 하며, 부하 전류의 부정합을 줄이기 위해 큰 출력 스윙 폭을 가지는 캐스코드 전류원(cascode current source)을 사용하는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  8. 제 1 항에 있어서,
    상기 제1 임의의 개수의 1-GS/s 4-비트 플래쉬 ADC는, 제5 임의의 개수의 디스트리뷰티드 트랙-홀드(T/H)와, 제6 임의의 개수의 비교기와, 버블 제거기(bubble rejecter)와, 디지털 인코더를 구비하는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  9. 제 8 항에 있어서,
    상기 제5 임의의 개수의 디스트리뷰티드 트랙-홀드(T/H)로 공급되는 클럭의 위상이 0°, 180°, 45°, 225°, 90°, 270°, 135°, 315°의 순으로 공급시켜 노이즈를 최소화하는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  10. 제 8 항에 있어서,
    상기 제6 임의의 개수의 비교기는, 작은 하드웨어(hardware)를 가지면서 고속으로 동작하여야 하므로, 센스-앰플리파이어(sense amplifier)에 근거한 비교기가 사용되며, 상기 비교기는 한 종류의 클럭을 이용하므로 클럭 배분을 용이하게 하는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  11. 제 8 항에 있어서,
    상기 제1 임의의 개수의 1-GS/s 4-비트 플래쉬 ADC에 각각 1㎓의 주파수를 가지고 동일한 위상 차이를 가지는 제6 임의의 개수의 클럭을 공급하며, 상기 제6 임의의 개수의 클럭은 각각 125ps의 간격을 유지해야 하는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
  12. 제 11 항에 있어서,
    상기 클럭의 각 간격은 일정한 위상(45°)이 유지되도록 하며, 상기 클럭의 듀티 사이클(duty cycle) 왜곡을 일으키는 오프칩(off-chip)의 반사를 줄이기 위해 100㎒의 외부 기준 클럭을 온칩(on-chip) 상에서 제7 임의 값의 저항으로 터미내이션하는 것을 특징으로 하는 단일 입력 단의 씨모스 타임 인터리브드 플래쉬 아날로그/디지털 변환장치.
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