CN113300708A - 一种应用于超高速模数转换器的宽带输入信号缓冲器 - Google Patents

Abstract

本发明公开了一种应用于超高速模数转换器的宽带输入信号缓冲器，包括电流源模块、开关电容阵列模块、输入缓冲模块、采样模块，其中，电流源模块，连接信号输入端，用于保持输入信号；开关电容阵列模块，连接信号输入端，用于根据输入信号产生控制电压；输入缓冲模块，连接信号输入端、开关电容阵列模块，用于根据控制电压对输入信号进行缓冲处理得到缓冲信号；采样模块，连接输入缓冲模块、信号输出端，用于采样缓冲信号并从信号输出端输出输出信号。本发明提出的应用于超高速模数转换器的宽带输入信号缓冲器具有高带宽、大摆幅、高线性度的优点，进而保证后级ADC的精度，并拓展ADC的最大模拟带宽，实现射频直采。

Description

一种应用于超高速模数转换器的宽带输入信号缓冲器

技术领域

本发明属于数模混合集成电路设计技术领域，具体涉及一种应用于超高速模数转换器的宽带输入信号缓冲器。

背景技术

随着无线通信的发展，高速高精度模数转换器(Analog-to-Digital Converter，简称ADC)得到了广泛的应用。

对于低速ADC而言，可以不用缓冲器，或者闭环运放的方式，而超高速ADC而言，如果不采用缓冲器，通常封装的寄生电感会使得输入信号质量变差，高速高带宽应用的闭环运放稳定性是很难保证的。缓冲器将提供强大的输入信号驱动，避免多通道ADC交织时，相互之间的影响。同时驱动大的电容负载，并提供高质量的输入信号。因此对于超高速ADC而言，输入信号缓冲器是至关重要的模块之一。以ADI为首的工业界广泛使用基于源极跟随器的高带宽输入信号缓冲器，电流负反馈确保了这类缓冲器能提供非常低的输出阻抗，同时栅极输入保证了采样网络到电源的隔离。常见的源极跟随器的高带宽输入信号缓冲器主要包含两种结构：单管源随器、超级源随器。其中，单管源随器是在NMOS输入管的源极接一个源极负反馈电阻，在栅极接收信号，在源极驱动负载，使得源极电势能跟随栅压变化，其优点为结构简单，可移植性强；另一种结构为超级源随器，采用负反馈方式进一步减小输出阻抗，且用电流源代替源极负反馈电阻，其优点与单管源随器相比具有更大的增益，更小的输出阻抗。

但是，单管源随器线性度较差，且单管源随器的输出阻抗较大，要实现大带宽较为困难，需要较大的功耗；超级源随器受沟调效应和衬偏效应非理想因素的影响，导致高频输出信号的线性度差。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种应用于超高速模数转换器的宽带输入信号缓冲器。

本发明的一个实施例提供了一种应用于超高速模数转换器的宽带输入信号缓冲器，包括电流源模块、开关电容阵列模块、输入缓冲模块、采样模块，其中，

所述电流源模块，连接信号输入端，用于保持输入信号；

所述开关电容阵列模块，连接所述信号输入端，用于根据所述输入信号产生控制电压；

所述输入缓冲模块，连接所述信号输入端、所述开关电容阵列模块，用于根据所述控制电压对所述输入信号进行缓冲处理得到缓冲信号；

所述采样模块，连接所述输入缓冲模块、信号输出端，用于采样所述缓冲信号并从所述信号输出端输出输出信号。

在本发明的一个实施例中，所述电流源模块包括电容C₁、运放A、晶体管M₁、晶体管M₂，其中，

所述电容C₁的上极板与所述信号输入端连接，所述电容C₁的下极板与所述运放A的负相输入端连接，所述运放A的正相输入端与偏置电压输入端V_b1连接，所述运放A的输出端与所述晶体管M₁的栅极连接，所述晶体管M₁的漏极与所述输入缓冲模块连接，所述晶体管M₁的源极与所述电容C₁的下极板、所述运放A的负相输入端、所述晶体管M₂的漏极连接，所述晶体管M₂的栅极与偏置电压输入端V_b2连接，所述晶体管M₂的源极接地。

在本发明的一个实施例中，所述开关电容阵列模块包括开关Φ₁、开关Φ₂、开关Φ₃、开关Φ₄、电容C₂、电容C₃，其中，

所述开关Φ₁的一端与偏置电压输入端V_b3连接，所述开关Φ₁的另一端与所述开关Φ₂的一端、所述电容C₃的上极板连接，所述开关Φ₂的另一端与所述电容C₂的上极板、所述输入缓冲模块连接，所述开关Φ₃的一端与偏置电压输入端V_b4连接，所述开关Φ₃的另一端与所述开关Φ₄的一端、所述电容C₃的下极板连接，所述开关Φ₄的另一端与所述电容C₂的下极板、所述信号输入端连接。

在本发明的一个实施例中，所述开关Φ₁与所述开关Φ₃的开关状态一致，所述开关Φ₂与所述开关Φ₄的开关状态一致，所述开关Φ₁与所述开关Φ₂的开关状态相反。

在本发明的一个实施例中，所述输入缓冲模块包括晶体管M₃、晶体管M₄、晶体管M₅，其中，

所述晶体管M₃的栅极与所述开关电容阵列模块连接，所述晶体管M₃的漏极接VDD，所述晶体管M₃的源极与所述晶体管M₄的漏极连接，所述晶体管M₄的栅极与所述信号输入端、所述开关电容阵列模块连接，所述晶体管M₄的源极与所述采样模块连接，所述晶体管M₄的衬底与所述晶体管M₅的衬底、所述晶体管M₅的源极、所述晶体管M₅的漏极、所述晶体管M₅的栅极连接，所述晶体管M₅的衬底接地。

在本发明的一个实施例中，所述采样模块包括开关Φ_S、电容C_S，其中，

所述开关Φ_S的一端与所述信号输出端、所述输入缓冲模块连接，所述开关Φ_S的另一端与所述电容C_S的上极板连接，所述电容C_S的下极板接地。

在本发明的一个实施例中，所述开关Φ_S与所述开关Φ₂的开关状态一致。

在本发明的一个实施例中，所述开关Φ_S与所述开关Φ₂的开关状态一致，且所述开关Φ_S先于所述开关Φ₂关，所述开关Φ_S后于所述开关Φ₂开。

与现有技术相比，本发明的有益效果：

本发明提供的应用于超高速模数转换器的宽带输入信号缓冲器，具有高带宽、大摆幅、高线性度的优点，进而保证后级ADC的精度，并拓展ADC的最大模拟带宽，实现射频直采。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种应用于超高速模数转换器的宽带输入信号缓冲器的结构示意图；

图2是本发明实施例提供的一种应用于超高速模数转换器的宽带输入信号缓冲器的具体电路结构示意图；

图3是本发明实施例提供的一种应用于超高速模数转换器的宽带输入信号缓冲器中开关控制的时序示意图；

图4是本发明实施例提供的一种模数转换器的结构示意图。

附图标记说明：

101-电流源模块；102-开关电容阵列模块；103-输入缓冲模块；104-采样模块。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1是本发明实施例提供的一种应用于超高速模数转换器的宽带输入信号缓冲器的流程示意图。本实施例提出了一种应用于超高速模数转换器的宽带输入信号缓冲器，包括：

电流源模块101、开关电容阵列模块102、输入缓冲模块103、采样模块104，其中，电流源模块101，连接信号输入端，用于保持输入信号；开关电容阵列模块102，连接信号输入端，用于根据输入信号产生控制电压；输入缓冲模块103，连接信号输入端、开关电容阵列模块102，用于根据控制电压对输入信号进行缓冲处理得到缓冲信号；采样模块104，连接输入缓冲模块103、信号输出端，用于采样缓冲信号并从信号输出端输出输出信号。

本实施例提供的应用于超高速模数转换器的宽带输入信号缓冲器，具有高带宽、大摆幅、高线性度的优点，进而保证后级ADC的精度，并拓展ADC的最大模拟带宽，实现射频直采。

进一步地，本实施例电流源模块101包括电容C₁、运放A、晶体管M₁、晶体管M₂。

具体而言，请再参见图2，本实施例电流源模块101连接关系具体为：电容C₁的上极板与信号输入端连接，电容C₁的下极板与运放A的负相输入端连接，运放A的正相输入端与偏置电压输入端V_b1连接，运放A的输出端与晶体管M₁的栅极连接，晶体管M₁的漏极与输入缓冲模块103连接，晶体管M₁的源极与电容C₁的下极板、运放A的负相输入端、晶体管M₂的漏极连接，晶体管M₂的栅极与偏置电压输入端V_b2连接，晶体管M₂的源极接地。本实施例晶体管M₁、晶体管M₂均工作在饱和区，电容C₁将输入信号V_in耦合到运放A的负输入端，由于运放A的负反馈作用以及共源共栅的隔离作用，使得晶体管M₁的源极电压不受输入信号V_in的影响，因此晶体管M₁的源极电压保持不变，晶体管M₂作为电流源作用可以始终工作在饱和区而基本不受输入信号V_in的影响，以实现输入信号V_in恒定的效果。其中，偏置电压输入端V_b1、偏置电压输入端V_b2输出的偏置电压均为固定的参考直流电压，具体参考直流电压根据实际需要由偏置电路提供。

本实施例电流源模块101中晶体管M₁、晶体管M₂采用共源共栅技术，晶体管M₁为共源共栅管，用以提高负载电流源的输出阻抗，且通过抽取电流电容C₁来补偿高频大幅度输入时输入信号缓冲器的摆率，保证晶体管M₂的漏电流保持不变，从而使得晶体管M₂的栅源电压保持不变，具体地：高频输入信号V_in可以看做高频阶跃信号的谐波，陡峭的正向输入在电容C₁的下极板形成短暂的馈通，使晶体管M₁的源级电压上涨至关断，晶体管M₂的直流电流暂时由电容C₁提供，从而保证后续给模数转换器ADC的输入负载电容Cs充电的电流足够大，在保证输出摆幅的前提下倍增输出阻抗，达到改善线性度的目的。

优选地，晶体管M₁、晶体管M₂均为N型MOS管。

进一步地，本实施例开关电容阵列模块102包括开关Φ₁、开关Φ₂、开关Φ₃、开关Φ₄、电容C₂、电容C₃。

具体而言，请再参见图2，本实施例开关电容阵列模块102连接关系具体为：开关Φ₁的一端与偏置电压输入端V_b3连接，开关Φ₁的另一端与开关Φ₂的一端、电容C₃的上极板连接，开关Φ₂的另一端与电容C₂的上极板、输入缓冲模块103连接，开关Φ₃的一端与偏置电压输入端V_b4连接，开关Φ₃的另一端与开关Φ₄的一端、电容C₃的下极板连接，开关Φ₄的另一端与电容C₂的下极板、信号输入端连接。本实施例外部产生直流电压偏置电压V_b3、V_b4，通过开关Φ₁、开关Φ₂、开关Φ₃、开关Φ₄的控制，分别对电容C₂与电容C₃的上极板电压进行置位，具体地：请参见图3，图3是本发明实施例提供的一种应用于超高速模数转换器的宽带输入信号缓冲器中开关控制的时序示意图，可见，本实施例在图3所示的时序控制下，开关Φ₁与开关Φ₃的开关状态一致，开关Φ₂与开关Φ₄的开关状态一致，开关Φ₁与开关Φ₂的开关状态相反，即当开关Φ₁、开关Φ₃闭合且开关Φ₂、开关Φ₄断开时，此时电容C₃的上极板电压为V_b3、下极板电压为V_b4、电荷量为Q，当开关Φ₁、开关Φ₃断开且开关Φ₂、开关Φ₄闭合时，电荷Q在电容C₂与电容C₃上进行重新分配，进而来对输入缓冲模块103中晶体管的直流电压进行置位。其中，偏置电压输入端V_b3、偏置电压输入端V_b4输出的偏置电压均为固定的参考直流电压，具体参考直流电压根据实际需要由偏置电路提供。

进一步地，本实施例输入缓冲模块103包括晶体管M₃、晶体管M₄、晶体管M₅。

具体而言，请再参见图2，本实施例输入缓冲模块103连接关系具体为：晶体管M₃的栅极与开关电容阵列模块102连接，晶体管M₃的漏极接VDD，晶体管M₃的源极与晶体管M₄的漏极连接，晶体管M₄的栅极与信号输入端、开关电容阵列模块102连接，晶体管M₄的源极与采样模块104连接，晶体管M₄的衬底与晶体管M₅的衬底、晶体管M₅的源极、晶体管M₅的漏极、晶体管M₅的栅极连接，晶体管M₅的衬底接地。本实施例晶体管M₃与晶体管M₄为采用栅长分裂技术的输入晶体管，该技术下的缓冲器可以在最小输入负载的情况下依然具备长沟输入器件的高线性度，以及晶体管M₅采用新型衬底交流浮空技术，通过输入晶体管M₃与晶体管M₄在晶体管M₄的源极输出缓冲信号，且晶体管M₅的源极、漏极、衬底以及栅极始终与GND相连，其在直流状态下，衬底的电位通过电阻泄放到地保证管子偏置状态正常，在交流状态下，大电阻导致管子衬底无法及时把源极耦合到的信号通过地流出，以进一步实现输入信号V_in恒定的效果，以及消除了衬偏效应，从而可以提升后续模拟数字转化器ADC的整体性能。

优选地，晶体管M₃、晶体管M₄、晶体管M₅均为N型MOS管。

进一步地，本实施例采样模块104包括开关Φ_S、电容C_S。

具体而言，请再参见图2，本实施例采样模块104连接关系具体为：开关Φ_S的一端与信号输出端、输入缓冲模块103连接，开关Φ_S的另一端与电容C_S的上极板连接，电容C_S的下极板接地。本实施例通过开关Φ_S将缓冲信号耦合至电容Cs的上极板并输出信号V_out，具体地：请再参见图3，可见，本实施例开关Φ_S与开关Φ₂的开关状态一致，更优选地，由于开关的非理想性，断开需要一定延时，因此本实施例在开关Φ_S与开关Φ₂的开关状态一致的同时，在关断时，开关Φ_S先于所述开关Φ₂关，在开启时，开关Φ_S后于开关Φ₂开。

本实施例提出的应用于超高速模数转换器的宽带输入信号缓冲器有三个工作状态，分别为偏置复位状态、偏置状态以及采样状态，具体地：

当宽带输入缓冲器处于偏置复位状态时，开关Φ₁、开关Φ₃闭合时，偏置电压输入端V_b3、偏置电压输入端V_b4产生偏置电压对电容C₃复位，此时开关Φ₂、开关Φ₄、开关Φ_S断开，输入信号V_in通过电容C₂耦合到晶体管M₃上，晶体管M₃、晶体管M₄等效于串联对输入信号V_in放大，开关Φ_S断开使得本实施例提出的宽带输入缓冲器与后级ADC断开。

当宽带输入缓冲器处于偏置状态时，开关Φ₂、开关Φ₄闭合，开关Φ₁、开关Φ₃断开，初始时刻开关Φ_S仍为断开，电容C₂与电容C₃通过重新分配电荷，从而得到所需要的上极板电压，此时输入阻抗仅为晶体管M₄的输入负载。同时，输入信号V_in通过电容C₂耦合到晶体管M₃的栅极，如果晶体管M₃、晶体管M₄的栅宽一样，那么等效输入管的尺寸可以表示为W/L1、W/L2→W/(L1+L2)。

当宽带输入缓冲器处于采样状态时，开关Φ₂、开关Φ₄闭合，开关Φ₁、开关Φ₃断开，当经过几十ps延时后，电容C₂与电容C₃重新分配电荷结束，开关Φ_S闭合，输入信号V_in被采样至电容Cs的上极板以供后级ADC量化。其中，当采样结束，本实施例开关Φ_S与开关Φ₂不能同时断开，不能同时断开的原因是因为考虑开关的非理想性，断开需要一定延时，所以若开关Φ₂由于电平下降过快而导致比开关Φ_S提前断开，这样会导致采样电容Cs在采样结束时，采到的信号不准确，因此本实施例开关Φ_S首先断开，经过几十ps延时后，开关Φ₂开始断开，此时采样阶段真正结束，然后开关Φ₁闭合进行偏置复位，这样循环往复。

综上所述，本实施例提出的应用于超高速模数转换器的宽带输入信号缓冲器，采用抽取电容技术、栅长分裂技术，使得缓冲器具有高带宽、大摆幅、高线性度的优点，进而保证了后级ADC的精度，并拓展了ADC的最大模拟带宽，实现射频直采；本实施例保证信号源的高输入阻抗，电路实现简单，功耗低。

实施例二

在上述实施例一的基础上，请参见图4，图4是本发明实施例提供的一种模数转换器的结构示意图，本实施例提出了一种模数转换器，模数转换器前端连接一缓冲器，缓冲器为实施例一所述的应用于超高速模数转换器的宽带输入信号缓冲器，在此不再赘述应用于超高速模数转换器的宽带输入信号缓冲器的实现情况，本实施例基于实施例一提供的应用于超高速模数转换器的宽带输入信号缓冲器，在缓冲器具有高带宽、大摆幅、高线性度的前提下，保证了模数转换器ADC的精度，并拓展了模数转换器ADC的最大模拟带宽，实现射频直采。

本实施例提出的一种模数转换器，可以执行上述实施例一所述的应用于超高速模数转换器的宽带输入信号缓冲器实施例，其实现原理和技术效果类似，在此不再赘述。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种应用于超高速模数转换器的宽带输入信号缓冲器，其特征在于，包括电流源模块、开关电容阵列模块、输入缓冲模块、采样模块，其中，

所述电流源模块，连接信号输入端，用于保持输入信号；

所述开关电容阵列模块，连接所述信号输入端，用于根据所述输入信号产生控制电压；

所述输入缓冲模块，连接所述信号输入端、所述开关电容阵列模块，用于根据所述控制电压对所述输入信号进行缓冲处理得到缓冲信号；

所述采样模块，连接所述输入缓冲模块、信号输出端，用于采样所述缓冲信号并从所述信号输出端输出输出信号。

2.根据权利要求1所述的应用于超高速模数转换器的宽带输入信号缓冲器，其特征在于，所述电流源模块包括电容C₁、运放A、晶体管M₁、晶体管M₂，其中，

所述电容C₁的上极板与所述信号输入端连接，所述电容C₁的下极板与所述运放A的负相输入端连接，所述运放A的正相输入端与偏置电压输入端V_b1连接，所述运放A的输出端与所述晶体管M₁的栅极连接，所述晶体管M₁的漏极与所述输入缓冲模块连接，所述晶体管M₁的源极与所述电容C₁的下极板、所述运放A的负相输入端、所述晶体管M₂的漏极连接，所述晶体管M₂的栅极与偏置电压输入端V_b2连接，所述晶体管M₂的源极接地。

3.根据权利要求1所述的应用于超高速模数转换器的宽带输入信号缓冲器，其特征在于，所述开关电容阵列模块包括开关Φ₁、开关Φ₂、开关Φ₃、开关Φ₄、电容C₂、电容C₃，其中，

所述开关Φ₁的一端与偏置电压输入端V_b3连接，所述开关Φ₁的另一端与所述开关Φ₂的一端、所述电容C₃的上极板连接，所述开关Φ₂的另一端与所述电容C₂的上极板、所述输入缓冲模块连接，所述开关Φ₃的一端与偏置电压输入端V_b4连接，所述开关Φ₃的另一端与所述开关Φ₄的一端、所述电容C₃的下极板连接，所述开关Φ₄的另一端与所述电容C₂的下极板、所述信号输入端连接。

4.根据权利要求3所述的应用于超高速模数转换器的宽带输入信号缓冲器，其特征在于，所述开关Φ₁与所述开关Φ₃的开关状态一致，所述开关Φ₂与所述开关Φ₄的开关状态一致，所述开关Φ₁与所述开关Φ₂的开关状态相反。

5.根据权利要求1所述的应用于超高速模数转换器的宽带输入信号缓冲器，其特征在于，所述输入缓冲模块包括晶体管M₃、晶体管M₄、晶体管M₅，其中，

所述晶体管M₃的栅极与所述开关电容阵列模块连接，所述晶体管M₃的漏极接VDD，所述晶体管M₃的源极与所述晶体管M₄的漏极连接，所述晶体管M₄的栅极与所述信号输入端、所述开关电容阵列模块连接，所述晶体管M₄的源极与所述采样模块连接，所述晶体管M₄的衬底与所述晶体管M₅的衬底、所述晶体管M₅的源极、所述晶体管M₅的漏极、所述晶体管M₅的栅极连接，所述晶体管M₅的衬底接地。

6.根据权利要求4所述的应用于超高速模数转换器的宽带输入信号缓冲器，其特征在于，所述采样模块包括开关Φ_S、电容C_S，其中，

所述开关Φ_S的一端与所述信号输出端、所述输入缓冲模块连接，所述开关Φ_S的另一端与所述电容C_S的上极板连接，所述电容C_S的下极板接地。

7.根据权利要求6所述的应用于超高速模数转换器的宽带输入信号缓冲器，其特征在于，所述开关Φ_S与所述开关Φ₂的开关状态一致。

8.根据权利要求6所述的应用于超高速模数转换器的宽带输入信号缓冲器，其特征在于，所述开关Φ_S与所述开关Φ₂的开关状态一致，且所述开关Φ_S先于所述开关Φ₂关，所述开关Φ_S后于所述开关Φ₂开。

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