CN111030603A - 一种集成程控增益放大功能的模拟前端结构 - Google Patents
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Abstract
本发明公开了一种集成程控增益放大功能的模拟前端结构，包括前置的第一缓冲器和第二缓冲器、选路开关S0、由跨导放大器和跨阻放大器级联构成的TCTI斩波放大器、第一低通滤波器以及第二低通滤波器。本发明中通过跨导放大器和跨阻放大器构成TCTI斩波放大器，能够对信号进行低噪声放大，并且TCTI斩波放大器带有程控增益放大功能，能够避免单独设计程控增益放大器，减少单功能模块设计，达到更高的集成度，有效减少了模拟前端的版图面积以及动态功耗。
Description
技术领域
本发明属于IC芯片技术领域，具体涉及一种集成程控增益放大功能的模拟前端结构的设计。
背景技术
目前，随着IC芯片使用的普及，对芯片的集成度、面积、性能与功耗的要求也越来越严苛。对于便携式设备以及使用电池的设备而言，降低IC芯片功耗的需求越来越强烈。随着绿色能源的普及，同样对于IC芯片的低功耗和超低功耗提出了苛刻的挑战。
脑电信号具有信号伏值低的特征，是微伏量级的信号，普通的运算放大器的失调电压会超出脑电信号的强度。另一方面，脑电信号还具有非平稳性、噪声背景强的特征，这就要求电极在采集到信号的同时立即对信号放大，增强信号的驱动能力，并且为了完整的接收脑电信号需要在信号处理过程中去除噪声干扰。
脑电信号采集芯片中，常常会使用有源电极结构，还通常配置集成模拟前端(Analog Front-end，AFE)，芯片可以利用模拟前端进行信号的采集处理。现有的模拟前端通常具有的模块包括放大模块、调制解调模块、程控增益放大模块、滤波器模块等。过多的功能模块会导致芯片集成度难以提高，具体表现在芯片占用面积难以缩小，另一方面，过多的功能模块会导致芯片总体功耗的增加，甚至需要额外的偏置模块用以供电。此外，现有的IC芯片对功耗提出了更多的要求，需要功耗能得到有效的减少。
发明内容
本发明的目的是为了解决现有技术中存在的问题，提出了一种集成程控增益放大功能的模拟前端结构，以克服普通放大器失调噪声对有用信号的干扰，能够根据输入信号幅值进行程控增益调节，避免输入信号放大后失真或微弱信号不能识别的情况，并能避免功耗过大以及版图面积过大的问题。
本发明的技术方案为：一种集成程控增益放大功能的模拟前端结构，包括第一缓冲器、第二缓冲器、选路开关S0、跨导放大器、跨阻放大器、第一低通滤波器以及第二低通滤波器；第一缓冲器的输入端与输入信号连接，其输出端分别与输入参考电流源以及选路开关S0的第一输入端连接；第二缓冲器的输入端与参考电压连接，其输出端与选路开关S0的第二输入端连接；选路开关S0的第一输出端与跨导放大器的第一输入端连接，其第二输出端与跨导放大器的第二输入端连接；跨导放大器的第一输出端与跨阻放大器的第一输入端连接，其第二输出端与跨阻放大器的第二输入端连接；跨阻放大器的第一输出端与第一低通滤波器的输入端连接，其第二输出端与第二低通滤波器的输入端连接；第一低通滤波器的输出端以及第二低通滤波器的输出端均与模数转换器连接。
本发明的有益效果是：本发明中通过跨导放大器和跨阻放大器构成TCTI斩波放大器，能够对信号进行低噪声放大，并且TCTI斩波放大器带有程控增益放大功能，能够避免单独设计程控增益放大器(Programming Gain Amplifier，PGA)，减少单功能模块设计，达到更高的集成度，有效减少了模拟前端的版图面积以及动态功耗；本发明提供的模拟前端结构的增益能够自适应输入信号幅值变化，避免了输入信号放大后失真或微弱信号不能识别的情况。
优选地，第一缓冲器和第二缓冲器结构相同，均包括选路开关S1、选路开关S2和选路开关S3，选路开关S1的第一输入端为第一缓冲器或第二缓冲器的输入端，其第二输入端分别与PMOS管MP7的漏极以及NMOS管MN2的漏极连接，并作为第一缓冲器或第二缓冲器的输出端，选路开关S1的第一输出端与PMOS管MP2的栅极连接，其第二输出端与PMOS管MP3的栅极连接；PMOS管MP2的源极与PMOS管MP3的源极均与PMOS管MP1的漏极连接，PMOS管MP1的源极与电压VDD连接，PMOS管MP2的漏极分别与NMOS管MN3的漏极以及选路开关S3的第一输入端连接，PMOS管MP3的漏极分别与NMOS管MN4的漏极以及选路开关S3的第二输入端连接，NMOS管MN3的栅极与NMOS管MN4的栅极连接，NMOS管MN3的源极以及NMOS管MN4的源极均接地，选路开关S3的第一输出端与NMOS管MN1的源极连接，其第二输出端与NMOS管MN2的源极连接，NMOS管MN1的栅极与NMOS管MN2的栅极连接；选路开关S2的第一输入端与PMOS管MP6的源极连接，其第二输入端与PMOS管MP7的源极连接，其第一输出端与PMOS管MP4的漏极连接，其第二输出端与PMOS管MP5的漏极连接，PMOS管MP6的栅极与PMOS管MP7的栅极连接，PMOS管MP4的栅极分别与PMOS管MP5的栅极、PMOS管MP6的漏极以及NMOS管MN1的漏极连接，PMOS管MP4的源极以及PMOS管MP5的源极均与电压VDD连接。
上述优选方案的有益效果为：本发明中的第一缓冲器和第二缓冲器均采用选路开关模块与运算放大器组合的结构，在对输入信号或参考电压信号处理时可以引入时钟信号进行信号调制，也可调整输入输出的通道，为信号分离提供了结构基础。
优选地，跨导放大器包括电阻R1、电阻R2、电阻R3和电阻R4，电阻R1的一端与电阻R2的一端连接，其另一端分别与开关K1的一端、PMOS管MP12的漏极以及PMOS管MP14的源极连接，电阻R2的另一端分别与开关K2的一端、PMOS管MP13的漏极以及PMOS管MP15的源极连接，电阻R3的一端与电阻R4的一端连接，其另一端与开关K1的另一端连接，电阻R4的另一端与开关K2的另一端连接；PMOS管MP12的源极与电压VDD连接，其栅极分别与PMOS管MP16的漏极以及NMOS管MN18的源极连接，并作为跨导放大器的第一输出端，PMOS管MP13的源极与电压VDD连接，其栅极分别与PMOS管MP17的漏极以及NMOS管MN19的源极连接，并作为跨导放大器的第二输出端，PMOS管MP16的栅极与PMOS管MP17的栅极连接，PMOS管MP16的源极以及PMOS管MP17的源极均与电压VDD连接；PMOS管MP14的栅极为跨导放大器的第一输入端，其漏极分别与电容C1的一端、NMOS管MN9的漏极、接地电容C2以及NMOS管MN18的栅极连接，PMOS管MP15的栅极为跨导放大器的第二输入端，其漏极分别与电容C1的另一端、NMOS管MN10的漏极、接地电容C3以及NMOS管MN19的栅极连接，NMOS管MN9的栅极与NMOS管MN10的栅极连接，NMOS管MN18的漏极、NMOS管MN9的源极、NMOS管MN10的源极以及NMOS管MN19的漏极均接地。
跨阻放大器包括选路开关S4、选路开关S5、开关电阻阵列TI_Load1和开关电阻阵列TI_Load2，选路开关S4的第一输入端与PMOS管MP22的源极连接，其第二输入端与PMOS管MP23的源极连接，其第一输出端与PMOS管MP20的漏极连接，其第二输出端与PMOS管MP21的漏极连接，PMOS管MP20的栅极为跨阻放大器的第一输入端，其源极与电压VDD连接，PMOS管MP21的栅极为跨阻放大器的第二输入端，其源极与电压VDD连接；PMOS管MP22的栅极与PMOS管MP23的栅极连接，PMOS管MP22的漏极分别与电阻R5的一端、电容C11的一端、开关电阻阵列TI_Load1的第一端口以及NMOS管MN11的漏极连接，并作为跨阻放大器的第一输出端，PMOS管MP23的漏极分别与电阻R5的另一端、电容C12的一端、开关电阻阵列TI_Load2的第二端口以及NMOS管MN12的漏极连接，并作为跨阻放大器的第二输出端，电容C11的另一端分别与电容C12的另一端、开关电阻阵列TI_Load1的第二端口以及开关电阻阵列TI_Load2的第一端口连接，NMOS管MN11的栅极与NMOS管MN12的栅极连接；选路开关S5的第一输入端与NMOS管MN13的漏极连接，其第二输入端与NMOS管MN14的漏极连接，其第一输出端与NMOS管MN11的源极连接，其第二输出端与NMOS管MN12的源极连接，NMOS管MN13的栅极与NMOS管MN14的栅极连接，NMOS管MN13的源极以及NMOS管MN14的源极均接地。
上述优选方案的有益效果为：本发明中跨导放大器和跨阻放大器级联构成的TCTI斩波放大器是整个模拟前端结构的核心结构，其中跨导放大器将输入的差分电压转换为输出电流，而跨阻放大器将跨导放大器输出的电流信号进行放大并转换成电压信号，该过程将微弱脑电电压信号放大至可供后续ADC处理的电压信号。
优选地，选路开关S0、选路开关S1、选路开关S2、选路开关S3、选路开关S4和选路开关S5的结构均相同，均包括PMOS管MP8、PMOS管MP9、PMOS管MP10、PMOS管MP11、NMOS管MN5、NMOS管MN6、NMOS管MN7、NMOS管MN8、反相器D1以及反相器D2，PMOS管MP8的漏极分别与NMOS管MN5的漏极、PMOS管MP9的漏极以及NMOS管MN7的漏极连接，并作为选路开关的第一输入端；PMOS管MP8的源极分别与NMOS管MN5的源极、PMOS管MP11的源极以及NMOS管MN8的源极连接，并作为选路开关的第一输出端；PMOS管MP10的漏极分别与NMOS管MN6的漏极、PMOS管MP11的漏极以及NMOS管MN8的漏极连接，并作为选路开关的第二输入端；PMOS管MP10的源极分别与NMOS管MN6的源极、PMOS管MP9的源极以及NMOS管MN7的源极连接，并作为选路开关的第二输出端；PMOS管MP8的栅极分别与PMOS管MP10的栅极以及反相器D1的输入端连接，PMOS管MP9的栅极分别与PMOS管MP11的栅极以及反相器D2的输入端连接，NMOS管MN5的栅极分别与NMOS管MN6的栅极以及反相器D1的输出端连接，NMOS管MN7的栅极分别与NMOS管MN8的栅极以及反相器D2的输出端连接。
上述优选方案的有益效果为：本发明中，选路开关模块均由反相器与传输门构成，根据不同的控制信号能够对信号进行选路输出。
优选地，开关电阻阵列TI_Load1和开关电阻阵列TI_Load2结构相同，均包括开关K3、开关K4、开关K5、开关K6以及串联电阻阵列，开关K3的一端分别与开关K4的一端、开关K5的一端以及开关K6的一端连接，并作为开关电阻阵列TI_Load1或开关电阻阵列TI_Load2的第二端口，串联电阻阵列的一端为开关电阻阵列TI_Load1或开关电阻阵列TI_Load2的第一端口，其另一端为1M节点，并与开关K6的另一端连接，开关K3的另一端与串联电阻阵列的10K节点连接，开关K4的另一端与串联电阻阵列的100K节点连接，开关K5的另一端与串联电阻阵列的500K节点连接。
上述优选方案的有益效果为：本发明中的开关电阻阵列TI_Load结构可以根据控制信号的不同改变开关的导通状态，进而改变接入电路的阻值大小，阻值变化即为负载变化，从而能够改变电路增益大小。
优选地，第一低通滤波器和第二低通滤波器结构相同，均包括运算放大器OPA1和运算放大器OPA2，运算放大器OPA1的同相输入端分别与电阻R12的一端以及接地电容C22连接，电阻R12的另一端分别与电容C21的一端以及电阻R11的一端连接，电阻R11的另一端为第一低通滤波器或第二低通滤波器的输入端，运算放大器OPA1的反相输入端分别与其输出端、电容C21的另一端以及电阻R21的一端连接，电阻R21的另一端分别与电阻R22的一端以及电容C23的一端连接，电阻R22的另一端分别与运算放大器OPA2的同相输入端以及接地电容C24连接，运算放大器OPA2的反相输入端分别与其输出端以及电容C23的另一端连接，并作为第一低通滤波器或第二低通滤波器的输出端。
上述优选方案的有益效果为：本发明中的第一低通滤波器和第二低通滤波器均为二阶低通滤波器，可用于滤除经过TCTI斩波放大器处理的信号中的高阶谐波与噪声，得到完整且清晰的生物电信号。
优选地，模拟前端结构采用SOTB65nm加工工艺进行加工。
上述优选方案的有益效果为：SOTB65nm加工工艺能够有效减少漏电流的产生，进而减少功耗。
附图说明
图1所示为本发明实施例提供的一种集成程控增益放大功能的模拟前端结构框图。
图2所示为本发明实施例提供的第一缓冲器和第二缓冲器结构示意图。
图3所示为本发明实施例提供的跨导放大器结构示意图。
图4所示为本发明实施例提供的跨阻放大器结构示意图。
图5所示为本发明实施例提供的选路开关结构示意图。
图6所示为本发明实施例提供的开关电阻阵列结构示意图。
图7所示为本发明实施例提供的第一低通滤波器和第二低通滤波器结构示意图。
具体实施方式
现在将参考附图来详细描述本发明的示例性实施方式。应当理解，附图中示出和描述的实施方式仅仅是示例性的，意在阐释本发明的原理和精神，而并非限制本发明的范围。
本发明实施例提供了一种集成程控增益放大功能的模拟前端结构，如图1所示，包括第一缓冲器、第二缓冲器、选路开关S0、跨导放大器、跨阻放大器、第一低通滤波器以及第二低通滤波器；第一缓冲器的输入端与输入信号连接，其输出端分别与输入参考电流源以及选路开关S0的第一输入端连接；第二缓冲器的输入端与参考电压连接，其输出端与选路开关S0的第二输入端连接；选路开关S0的第一输出端与跨导放大器的第一输入端连接，其第二输出端与跨导放大器的第二输入端连接；跨导放大器的第一输出端与跨阻放大器的第一输入端连接，其第二输出端与跨阻放大器的第二输入端连接；跨阻放大器的第一输出端与第一低通滤波器的输入端连接，其第二输出端与第二低通滤波器的输入端连接；第一低通滤波器的输出端以及第二低通滤波器的输出端均与模数转换器连接。
本发明实施例中，模拟前端结构的工作原理为：脑电信号被有源电极采集作为输入信号输入第一缓冲器，第一缓冲器可以隔离输入信号与待处理信号，并增加待处理信号的驱动能力。选路开关S0用于根据控制信号对待处理信号进行选路输出，本发明实施例中，选路开关S0的控制信号根据输入信号的类别(EEG/ETI)产生。选路开关S0可以提供时钟信号，用以对待处理信号进行调制解调，为后续斩波放大器提供时钟。随后信号通过跨导放大器(Transconductance，TC)和跨阻放大器(Transimpedance，TI)级联构成的TCTI斩波放大器，TCTI斩波放大器可以根据输入信号的反馈进行增益矫正，以适应脑电信号幅值变化的特性。其中跨导放大器将选路开关输出的电压信号转换为电流信号，进行初步放大，跨阻放大器跟随输入控制信号调整增益，进而控制输入电流信号放大倍率并进行信号输出。经过TCTI斩波放大器处理后的信号通过第一低通滤波器和第二低通滤波器这两个二阶低通滤波器，过滤无效噪声。随后信号便可输入模数转换器进行模数转换，得到精确的数字信号用作后续处理。
本发明实施例中模拟前端结构采用SOTB65nm(Silicon on Thin Buried Oxide)加工工艺进行加工，能够有效减少漏电流的产生，进而减少功耗。
如图2所示，第一缓冲器和第二缓冲器结构相同，均包括选路开关S1、选路开关S2和选路开关S3，选路开关S1的第一输入端为第一缓冲器或第二缓冲器的输入端，其第二输入端分别与PMOS管MP7的漏极以及NMOS管MN2的漏极连接，并作为第一缓冲器或第二缓冲器的输出端，选路开关S1的第一输出端与PMOS管MP2的栅极连接，其第二输出端与PMOS管MP3的栅极连接；PMOS管MP2的源极与PMOS管MP3的源极均与PMOS管MP1的漏极连接，PMOS管MP1的源极与电压VDD连接，PMOS管MP2的漏极分别与NMOS管MN3的漏极以及选路开关S3的第一输入端连接，PMOS管MP3的漏极分别与NMOS管MN4的漏极以及选路开关S3的第二输入端连接，NMOS管MN3的栅极与NMOS管MN4的栅极连接，NMOS管MN3的源极以及NMOS管MN4的源极均接地，选路开关S3的第一输出端与NMOS管MN1的源极连接，其第二输出端与NMOS管MN2的源极连接，NMOS管MN1的栅极与NMOS管MN2的栅极连接；选路开关S2的第一输入端与PMOS管MP6的源极连接，其第二输入端与PMOS管MP7的源极连接，其第一输出端与PMOS管MP4的漏极连接，其第二输出端与PMOS管MP5的漏极连接，PMOS管MP6的栅极与PMOS管MP7的栅极连接，PMOS管MP4的栅极分别与PMOS管MP5的栅极、PMOS管MP6的漏极以及NMOS管MN1的漏极连接，PMOS管MP4的源极以及PMOS管MP5的源极均与电压VDD连接。
本发明实施例中，第一缓冲器和第二缓冲器均采用选路开关模块与运算放大器组合的结构，在对输入信号或参考电压信号处理时可以引入时钟信号进行信号调制，也可调整输入输出的通道，为信号分离提供了结构基础。
如图3所示，跨导放大器包括电阻R1、电阻R2、电阻R3和电阻R4，电阻R1的一端与电阻R2的一端连接，其另一端分别与开关K1的一端、PMOS管MP12的漏极以及PMOS管MP14的源极连接，电阻R2的另一端分别与开关K2的一端、PMOS管MP13的漏极以及PMOS管MP15的源极连接，电阻R3的一端与电阻R4的一端连接，其另一端与开关K1的另一端连接，电阻R4的另一端与开关K2的另一端连接；PMOS管MP12的源极与电压VDD连接，其栅极分别与PMOS管MP16的漏极以及NMOS管MN18的源极连接，并作为跨导放大器的第一输出端，PMOS管MP13的源极与电压VDD连接，其栅极分别与PMOS管MP17的漏极以及NMOS管MN19的源极连接，并作为跨导放大器的第二输出端，PMOS管MP16的栅极与PMOS管MP17的栅极连接，PMOS管MP16的源极以及PMOS管MP17的源极均与电压VDD连接；PMOS管MP14的栅极为跨导放大器的第一输入端，其漏极分别与电容C1的一端、NMOS管MN9的漏极、接地电容C2以及NMOS管MN18的栅极连接，PMOS管MP15的栅极为跨导放大器的第二输入端，其漏极分别与电容C1的另一端、NMOS管MN10的漏极、接地电容C3以及NMOS管MN19的栅极连接，NMOS管MN9的栅极与NMOS管MN10的栅极连接，NMOS管MN18的漏极、NMOS管MN9的源极、NMOS管MN10的源极以及NMOS管MN19的漏极均接地。
如图4所示，跨阻放大器包括选路开关S4、选路开关S5、开关电阻阵列TI_Load1和开关电阻阵列TI_Load2，选路开关S4的第一输入端与PMOS管MP22的源极连接，其第二输入端与PMOS管MP23的源极连接，其第一输出端与PMOS管MP20的漏极连接，其第二输出端与PMOS管MP21的漏极连接，PMOS管MP20的栅极为跨阻放大器的第一输入端，其源极与电压VDD连接，PMOS管MP21的栅极为跨阻放大器的第二输入端，其源极与电压VDD连接；PMOS管MP22的栅极与PMOS管MP23的栅极连接，PMOS管MP22的漏极分别与电阻R5的一端、电容C11的一端、开关电阻阵列TI_Load1的第一端口以及NMOS管MN11的漏极连接，并作为跨阻放大器的第一输出端，PMOS管MP23的漏极分别与电阻R5的另一端、电容C12的一端、开关电阻阵列TI_Load2的第二端口以及NMOS管MN12的漏极连接，并作为跨阻放大器的第二输出端，电容C11的另一端分别与电容C12的另一端、开关电阻阵列TI_Load1的第二端口以及开关电阻阵列TI_Load2的第一端口连接，NMOS管MN11的栅极与NMOS管MN12的栅极连接；选路开关S5的第一输入端与NMOS管MN13的漏极连接，其第二输入端与NMOS管MN14的漏极连接，其第一输出端与NMOS管MN11的源极连接，其第二输出端与NMOS管MN12的源极连接，NMOS管MN13的栅极与NMOS管MN14的栅极连接，NMOS管MN13的源极以及NMOS管MN14的源极均接地。
本发明实施例中，跨导放大器和跨阻放大器级联构成的TCTI斩波放大器是整个模拟前端结构的核心结构，其中跨导放大器将输入的差分电压转换为输出电流，而跨阻放大器将跨导放大器输出的电流信号进行放大并转换成电压信号，该过程将微弱脑电电压信号放大至可供后续ADC处理的电压信号。
具体的，TCTI斩波放大器通过开关产生一个时钟信号，对输入信号进行斩波，将输入信号频率调制到较高的频率，此时前置缓冲器的失调和1/f噪声依旧保持其初始低频特征，不会受到输入斩波影响。随后是进行输出去斩波处理，其工作原理则是将输入频率解调回基带附近，另一方面将前置缓冲器的失调和1/f噪声上调至较高频率，由后续低通滤波器进行过滤消除。这样可以有效分离低频噪声以及有用信号，避免在信号放大过程中有用信号被噪声所覆盖。
如图5所示，选路开关S0、选路开关S1、选路开关S2、选路开关S3、选路开关S4和选路开关S5的结构均相同，均包括PMOS管MP8、PMOS管MP9、PMOS管MP10、PMOS管MP11、NMOS管MN5、NMOS管MN6、NMOS管MN7、NMOS管MN8、反相器D1以及反相器D2，PMOS管MP8的漏极分别与NMOS管MN5的漏极、PMOS管MP9的漏极以及NMOS管MN7的漏极连接，并作为选路开关的第一输入端；PMOS管MP8的源极分别与NMOS管MN5的源极、PMOS管MP11的源极以及NMOS管MN8的源极连接，并作为选路开关的第一输出端；PMOS管MP10的漏极分别与NMOS管MN6的漏极、PMOS管MP11的漏极以及NMOS管MN8的漏极连接，并作为选路开关的第二输入端；PMOS管MP10的源极分别与NMOS管MN6的源极、PMOS管MP9的源极以及NMOS管MN7的源极连接，并作为选路开关的第二输出端；PMOS管MP8的栅极分别与PMOS管MP10的栅极以及反相器D1的输入端连接，PMOS管MP9的栅极分别与PMOS管MP11的栅极以及反相器D2的输入端连接，NMOS管MN5的栅极分别与NMOS管MN6的栅极以及反相器D1的输出端连接，NMOS管MN7的栅极分别与NMOS管MN8的栅极以及反相器D2的输出端连接。
本发明实施例中，选路开关模块均由反相器与传输门构成，根据不同的控制信号能够对信号进行选路输出。
如图6所示，开关电阻阵列TI_Load1和开关电阻阵列TI_Load2结构相同，均包括开关K3、开关K4、开关K5、开关K6以及串联电阻阵列，开关K3的一端分别与开关K4的一端、开关K5的一端以及开关K6的一端连接，并作为开关电阻阵列TI_Load1或开关电阻阵列TI_Load2的第二端口，串联电阻阵列的一端为开关电阻阵列TI_Load1或开关电阻阵列TI_Load2的第一端口，其另一端为1M节点，并与开关K6的另一端连接，开关K3的另一端与串联电阻阵列的10K节点连接，开关K4的另一端与串联电阻阵列的100K节点连接，开关K5的另一端与串联电阻阵列的500K节点连接。
本发明实施例中，跨导放大器(TC)和跨阻放大器(TI)均含有可变增益输出功能。其中跨导放大器在负载采用电阻R1～R4以及开关K1、K2构成的电阻开关阵列(如图4所示)，其中开关K1、K2采用单个传输门与反相器的组合结构，根据控制信号进行导通选择，从而控制接入电路的阻抗大小，达到增益变化目的。输入电阻最大值为20kΩ，最小值为10kΩ，可得到1:2的增益输出。
跨阻放大器部分则是在常规跨阻放大器的负载部分增加开关电阻阵列，开关电阻阵列具体实现方式见图6部分，并命名为“TI_Load”结构。所述TI_Load结构共使用四个开关(S3～S6)及四组电阻(10KΩ，100KΩ，500KΩ，1MΩ)组合。该结构可以根据控制信号的不同改变开关的导通状态，进而改变接入电路的阻值大小，阻值变化即为负载变化，从而能够改变电路增益大小。当控制电压为低电平时，开关导通，阻值能够实现从10KΩ到1MΩ的变化。开关S3输出增益为5dB(对应接入阻抗为10KΩ)，开关S4输出增益为25dB(对应接入阻抗为100KΩ)，开关S5输出增益为40dB(对应接入阻抗为500KΩ)，开关S4输出增益为45dB(对应接入阻抗为1MΩ)，放大器增益调节范围是5dB至45dB。使用所述结构能够进行有效增益控制，根据反馈信号控制TI_Load结构中的开关状态，根据需处理信号的幅值进行增益控制，能够有效避免信号失真或微弱信号不能识别的情况。并且采用所述结构能够避免单独设计程控增益放大器，能够有效减少芯片面积，增加芯片集成度以及降低芯片整体功耗。
如图7所示，第一低通滤波器和第二低通滤波器结构相同，均包括运算放大器OPA1和运算放大器OPA2，运算放大器OPA1的同相输入端分别与电阻R12的一端以及接地电容C22连接，电阻R12的另一端分别与电容C21的一端以及电阻R11的一端连接，电阻R11的另一端为第一低通滤波器或第二低通滤波器的输入端，运算放大器OPA1的反相输入端分别与其输出端、电容C21的另一端以及电阻R21的一端连接，电阻R21的另一端分别与电阻R22的一端以及电容C23的一端连接，电阻R22的另一端分别与运算放大器OPA2的同相输入端以及接地电容C24连接，运算放大器OPA2的反相输入端分别与其输出端以及电容C23的另一端连接，并作为第一低通滤波器或第二低通滤波器的输出端。
本发明实施例中，经过TCTI斩波放大器处理的信号已经完成放大以及去斩波处理，有用信号处于低频带，经过第一低通滤波器和第二低通滤波器过滤高阶谐波与噪声，最终得到完整且清晰的生物电信号。
本发明实施例中的模拟前端结构还可以包括带隙基准、低通滤波器、低压差线性稳压器以及高精度(数模转换器)ADC，所述低通滤波器、带隙基准以及低压差线性稳压器连接所述模拟前端结构，为模拟前端结构提供工作所需的稳定偏置。所述ADC连接所述TCTI斩波放大器的开关控制端，作为反馈信号，可根据模拟前端结构处理信号幅值对斩波放大器进行实时增益控制，调整输出信号幅值。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
Claims (8)
1.一种集成程控增益放大功能的模拟前端结构，其特征在于，包括第一缓冲器、第二缓冲器、选路开关S0、跨导放大器、跨阻放大器、第一低通滤波器以及第二低通滤波器；所述第一缓冲器的输入端与输入信号连接，其输出端分别与输入参考电流源以及选路开关S0的第一输入端连接；所述第二缓冲器的输入端与参考电压连接，其输出端与选路开关S0的第二输入端连接；所述选路开关S0的第一输出端与跨导放大器的第一输入端连接，其第二输出端与跨导放大器的第二输入端连接；所述跨导放大器的第一输出端与跨阻放大器的第一输入端连接，其第二输出端与跨阻放大器的第二输入端连接；所述跨阻放大器的第一输出端与第一低通滤波器的输入端连接，其第二输出端与第二低通滤波器的输入端连接；所述第一低通滤波器的输出端以及第二低通滤波器的输出端均与模数转换器连接。
2.根据权利要求1所述的模拟前端结构，其特征在于，所述第一缓冲器和第二缓冲器结构相同，均包括选路开关S1、选路开关S2和选路开关S3，所述选路开关S1的第一输入端为第一缓冲器或第二缓冲器的输入端，其第二输入端分别与PMOS管MP7的漏极以及NMOS管MN2的漏极连接，并作为第一缓冲器或第二缓冲器的输出端，所述选路开关S1的第一输出端与PMOS管MP2的栅极连接，其第二输出端与PMOS管MP3的栅极连接；
所述PMOS管MP2的源极与PMOS管MP3的源极均与PMOS管MP1的漏极连接，所述PMOS管MP1的源极与电压VDD连接，所述PMOS管MP2的漏极分别与NMOS管MN3的漏极以及选路开关S3的第一输入端连接，所述PMOS管MP3的漏极分别与NMOS管MN4的漏极以及选路开关S3的第二输入端连接，所述NMOS管MN3的栅极与NMOS管MN4的栅极连接，所述NMOS管MN3的源极以及NMOS管MN4的源极均接地，所述选路开关S3的第一输出端与NMOS管MN1的源极连接，其第二输出端与NMOS管MN2的源极连接，所述NMOS管MN1的栅极与NMOS管MN2的栅极连接；
所述选路开关S2的第一输入端与PMOS管MP6的源极连接，其第二输入端与PMOS管MP7的源极连接，其第一输出端与PMOS管MP4的漏极连接，其第二输出端与PMOS管MP5的漏极连接，所述PMOS管MP6的栅极与PMOS管MP7的栅极连接，所述PMOS管MP4的栅极分别与PMOS管MP5的栅极、PMOS管MP6的漏极以及NMOS管MN1的漏极连接，所述PMOS管MP4的源极以及PMOS管MP5的源极均与电压VDD连接。
3.根据权利要求1所述的模拟前端结构，其特征在于，所述跨导放大器包括电阻R1、电阻R2、电阻R3和电阻R4，所述电阻R1的一端与电阻R2的一端连接，其另一端分别与开关K1的一端、PMOS管MP12的漏极以及PMOS管MP14的源极连接，所述电阻R2的另一端分别与开关K2的一端、PMOS管MP13的漏极以及PMOS管MP15的源极连接，所述电阻R3的一端与电阻R4的一端连接，其另一端与开关K1的另一端连接，所述电阻R4的另一端与开关K2的另一端连接；
所述PMOS管MP12的源极与电压VDD连接，其栅极分别与PMOS管MP16的漏极以及NMOS管MN18的源极连接，并作为跨导放大器的第一输出端，所述PMOS管MP13的源极与电压VDD连接，其栅极分别与PMOS管MP17的漏极以及NMOS管MN19的源极连接，并作为跨导放大器的第二输出端，所述PMOS管MP16的栅极与PMOS管MP17的栅极连接，所述PMOS管MP16的源极以及PMOS管MP17的源极均与电压VDD连接；
所述PMOS管MP14的栅极为跨导放大器的第一输入端，其漏极分别与电容C1的一端、NMOS管MN9的漏极、接地电容C2以及NMOS管MN18的栅极连接，所述PMOS管MP15的栅极为跨导放大器的第二输入端，其漏极分别与电容C1的另一端、NMOS管MN10的漏极、接地电容C3以及NMOS管MN19的栅极连接，所述NMOS管MN9的栅极与NMOS管MN10的栅极连接，所述NMOS管MN18的漏极、NMOS管MN9的源极、NMOS管MN10的源极以及NMOS管MN19的漏极均接地。
4.根据权利要求2所述的模拟前端结构，其特征在于，所述跨阻放大器包括选路开关S4、选路开关S5、开关电阻阵列TI_Load1和开关电阻阵列TI_Load2，所述选路开关S4的第一输入端与PMOS管MP22的源极连接，其第二输入端与PMOS管MP23的源极连接，其第一输出端与PMOS管MP20的漏极连接，其第二输出端与PMOS管MP21的漏极连接，所述PMOS管MP20的栅极为跨阻放大器的第一输入端，其源极与电压VDD连接，所述PMOS管MP21的栅极为跨阻放大器的第二输入端，其源极与电压VDD连接；
所述PMOS管MP22的栅极与PMOS管MP23的栅极连接，所述PMOS管MP22的漏极分别与电阻R5的一端、电容C11的一端、开关电阻阵列TI_Load1的第一端口以及NMOS管MN11的漏极连接，并作为跨阻放大器的第一输出端，所述PMOS管MP23的漏极分别与电阻R5的另一端、电容C12的一端、开关电阻阵列TI_Load2的第二端口以及NMOS管MN12的漏极连接，并作为跨阻放大器的第二输出端，所述电容C11的另一端分别与电容C12的另一端、开关电阻阵列TI_Load1的第二端口以及开关电阻阵列TI_Load2的第一端口连接，所述NMOS管MN11的栅极与NMOS管MN12的栅极连接；
所述选路开关S5的第一输入端与NMOS管MN13的漏极连接，其第二输入端与NMOS管MN14的漏极连接，其第一输出端与NMOS管MN11的源极连接，其第二输出端与NMOS管MN12的源极连接，所述NMOS管MN13的栅极与NMOS管MN14的栅极连接，所述NMOS管MN13的源极以及NMOS管MN14的源极均接地。
5.根据权利要求4所述的模拟前端结构，其特征在于，所述选路开关S0、选路开关S1、选路开关S2、选路开关S3、选路开关S4和选路开关S5的结构均相同，均包括PMOS管MP8、PMOS管MP9、PMOS管MP10、PMOS管MP11、NMOS管MN5、NMOS管MN6、NMOS管MN7、NMOS管MN8、反相器D1以及反相器D2，所述PMOS管MP8的漏极分别与NMOS管MN5的漏极、PMOS管MP9的漏极以及NMOS管MN7的漏极连接，并作为选路开关的第一输入端；所述PMOS管MP8的源极分别与NMOS管MN5的源极、PMOS管MP11的源极以及NMOS管MN8的源极连接，并作为选路开关的第一输出端；所述PMOS管MP10的漏极分别与NMOS管MN6的漏极、PMOS管MP11的漏极以及NMOS管MN8的漏极连接，并作为选路开关的第二输入端；所述PMOS管MP10的源极分别与NMOS管MN6的源极、PMOS管MP9的源极以及NMOS管MN7的源极连接，并作为选路开关的第二输出端；所述PMOS管MP8的栅极分别与PMOS管MP10的栅极以及反相器D1的输入端连接，所述PMOS管MP9的栅极分别与PMOS管MP11的栅极以及反相器D2的输入端连接，所述NMOS管MN5的栅极分别与NMOS管MN6的栅极以及反相器D1的输出端连接，所述NMOS管MN7的栅极分别与NMOS管MN8的栅极以及反相器D2的输出端连接。
6.根据权利要求4所述的模拟前端结构，其特征在于，所述开关电阻阵列TI_Load1和开关电阻阵列TI_Load2结构相同，均包括开关K3、开关K4、开关K5、开关K6以及串联电阻阵列，所述开关K3的一端分别与开关K4的一端、开关K5的一端以及开关K6的一端连接，并作为开关电阻阵列TI_Load1或开关电阻阵列TI_Load2的第二端口，所述串联电阻阵列的一端为开关电阻阵列TI_Load1或开关电阻阵列TI_Load2的第一端口，其另一端为1M节点，并与开关K6的另一端连接，所述开关K3的另一端与串联电阻阵列的10K节点连接，所述开关K4的另一端与串联电阻阵列的100K节点连接，所述开关K5的另一端与串联电阻阵列的500K节点连接。
7.根据权利要求1所述的模拟前端结构，其特征在于，所述第一低通滤波器和第二低通滤波器结构相同，均包括运算放大器OPA1和运算放大器OPA2，所述运算放大器OPA1的同相输入端分别与电阻R12的一端以及接地电容C22连接，所述电阻R12的另一端分别与电容C21的一端以及电阻R11的一端连接，所述电阻R11的另一端为第一低通滤波器或第二低通滤波器的输入端，所述运算放大器OPA1的反相输入端分别与其输出端、电容C21的另一端以及电阻R21的一端连接，所述电阻R21的另一端分别与电阻R22的一端以及电容C23的一端连接，所述电阻R22的另一端分别与运算放大器OPA2的同相输入端以及接地电容C24连接，所述运算放大器OPA2的反相输入端分别与其输出端以及电容C23的另一端连接，并作为第一低通滤波器或第二低通滤波器的输出端。
8.根据权利要求1-7任一所述的模拟前端结构，其特征在于，所述模拟前端结构采用SOTB65nm加工工艺进行加工。
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