JP2010278557A - 並列補間型ａ／ｄ変換器及びディジタル等化装置 - Google Patents

Abstract

【課題】分解能を上げることによる回路面積及び消費電力の増大を抑えた並列補間型Ａ／Ｄ変換器を提供する。
【解決手段】ｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（ただし、ＶＲ１＜ＶＲ２・・・＜ＶＲｍ＜ＶＲｍ＋１）を生成する参照電圧生成回路１１１と、参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅器列１１２と、各差動増幅器からそれぞれ生成される出力電圧セットを受け取る複数個の比較回路を含む動作回路１１３とを設ける。ここで、より重要な情報を含むアナログ信号成分を精度良く変換できるよう特定の範囲では回路ばらつき耐性を高め、重要でない情報成分を変換する範囲は回路ばらつき耐性を低くするように、参照電圧をＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）とするとき、参照電圧ＶＲｋのｋ値に応じて比較回路の個数を異ならせる。
【選択図】図１

Description

本発明は、並列補間型Ａ／Ｄ（analog-to-digital）変換器及びディジタル等化装置に関するものである。

近年、ハードディスク装置、光ディスク装置、通信装置等の情報通信機器の高速化、高密度化が進んでいる。また、信号処理装置をＳＯＣ（silicon on chip）化する場合、ディジタル回路と比較してアナログ回路は非常に大きな面積を占有し、消費電力が大きいことが重要課題であり、アナログ信号処理のディジタル信号処理化を推進し、アナログ回路を削減することが求められている。

ディジタル信号処理化を行う場合、アナログ信号を精度良くディジタル信号に変換するＡ／Ｄ変換器を小面積、低消費電力で設計することが要求される。

Ａ／Ｄ変換器には、逐次比較型やパイプライン型、ΔΣ型等の種類があるが、情報通信分野のＲＦ（radio frequency）信号を高速にディジタル信号に変換するＡ／Ｄ変換器として、高速動作に有利な構成である並列補間型Ａ／Ｄ変換器が知られている（特許文献１参照）。

一方、信号処理のディジタル化が進む中、Ａ／Ｄ変換器に対して分解能を高くするという要望が強く、分解能を高める方法として変換ビット数を上げる方法があるが、ビット数に比例して回路面積や消費電力が増大する課題がある。そこで、アナログ・ディジタル混載システム全体で上記課題を補ったディジタル等化装置も知られている（特許文献２参照）。

また、アナログ入力信号における重要な範囲を高分解能でディジタル変換し、少ない情報を運ぶ範囲を低分解能でディジタル変換するＡ／Ｄ変換器も知られている（特許文献３参照）。

特許第３９０４４９５号明細書 特許第４２３０９３７号明細書 特開２００８−２６３６１３号公報

特許文献１記載の並列補間型Ａ／Ｄ変換器では、逐次比較型、パイプライン型等のＡ／Ｄ変換器に比べて高速なＡ／Ｄ変換が可能であるという長所を有する一方、分解能を上げるほど差動増幅回路及び比較回路の数が増加し、回路面積及び消費電力が増大するという短所を有している。

特許文献２記載のディジタル等化装置では、アナログ・ディジタル変換特性が非線形であるため、信号のオフセット量や振幅値の演算手段が複雑になり、高倍速化に不向きである。

特許文献３記載のＡ／Ｄ変換器では、例えば高密度ＲＦ波形を適応等化フィルタ等のディジタルフィルタで畳み込む際に、歪みが生じ、波形等化が正常に行えなくなることが考えられる。

本発明は、上記従来の問題点を解決するもので、並列補間型Ａ／Ｄ変換器において、分解能を上げることによる回路面積及び消費電力の増大を抑えたＡ／Ｄ変換器や、このＡ／Ｄ変換器を搭載したディジタル等化装置を提供することを目的とする。

第１の発明のＡ／Ｄ変換器は、それぞれが相互に異なるｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（ただし、ＶＲ１＜ＶＲ２・・・＜ＶＲｍ＜ＶＲｍ＋１）を生成する参照電圧手段と、前記複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅し、それぞれが出力電圧セットを生成するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅手段であって、前記各差動増幅器Ａ１〜Ａｍ＋１の出力電圧セットのそれぞれは相補的な非反転出力電圧と反転出力電圧とを含む差動増幅手段と、前記各差動増幅器からそれぞれ生成される出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備え、前記動作手段は、それぞれが所定のしきい値電圧Ｖｔｎを有する複数個の比較手段を含み、前記各比較手段は、前記複数の出力電圧セットのうち、前記参照電圧ＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）が入力される差動増幅器Ａｋの出力電圧セットであって第１の非反転出力電圧と第１の反転出力電圧とを含む第１の出力電圧セットと、前記参照電圧ＶＲｋ−１が入力される差動増幅器Ａｋ−１の出力電圧セットであって第２の非反転出力電圧と第２の反転出力電圧とを含む第２の出力電圧セットとがそれぞれ入力され、所定の重み付け演算を行うことにより前記しきい値電圧Ｖｔｎをそれぞれ決定し、前記第１の出力電圧セットと前記第２の出力電圧セットとの差分を比較した比較結果をＶＤＤレベル又はＶＳＳレベルにそれぞれ増幅し、前記増幅された比較結果をディジタル信号として出力する並列補間型Ａ／Ｄ変換器であって、前記参照電圧ＶＲｋのｋ値により前記比較手段の個数が異なることを特徴とする。これにより、より重要な情報を含むアナログ信号成分を精度良く変換できるよう回路ばらつき耐性を高め、より重要でない情報成分は回路ばらつき耐性を低くすることで回路面積や消費電力を削減することができる。

第２の発明のＡ／Ｄ変換器は、それぞれが相互に異なるｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（ただし、ＶＲ１＜ＶＲ２・・・＜ＶＲｍ＜ＶＲｍ＋１）を生成する参照電圧手段と、前記複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅し、それぞれが出力電圧セットを生成するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅手段であって、前記各差動増幅器Ａ１〜Ａｍ＋１の出力電圧セットのそれぞれは相補的な非反転出力電圧と反転出力電圧とを含む差動増幅手段と、前記各差動増幅器からそれぞれ生成される出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備え、前記動作手段は、それぞれが所定のしきい値電圧Ｖｔｎを有する複数個の比較手段を含み、前記各比較手段は、前記複数の出力電圧セットのうち、前記参照電圧ＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）が入力される差動増幅器Ａｋの出力電圧セットであって第１の非反転出力電圧と第１の反転出力電圧とを含む第１の出力電圧セットと、前記参照電圧ＶＲｋ−１が入力される差動増幅器Ａｋ−１の出力電圧セットであって第２の非反転出力電圧と第２の反転出力電圧とを含む第２の出力電圧セットとがそれぞれ入力され、所定の重み付け演算を行うことにより前記しきい値電圧Ｖｔｎをそれぞれ決定し、前記第１の出力電圧セットと前記第２の出力電圧セットとの差分を比較した比較結果をＶＤＤレベル又はＶＳＳレベルにそれぞれ増幅し、前記増幅された比較結果をディジタル信号として出力する並列補間型Ａ／Ｄ変換器であって、前記差動増幅器の利得が各々の差動増幅器によって異なることを特徴とする。これにより、より重要な情報を含むアナログ信号成分を精度良く変換できるよう回路ばらつき耐性を高め、より重要でない情報成分は回路ばらつき耐性を低くすることで消費電力削減をすることができる。

第３の発明のＡ／Ｄ変換器は、第２の発明に対して、前記比較手段は、前記差動増幅器の利得を補正することを特徴とする。これにより、利得の異なる差動増幅器の出力を均等に補間する比較手段を用いることで、第２の発明では一部の分解能に段差が生じる部分があったが、その段差をなくす効果を得ることができる。

第４の発明のＡ／Ｄ変換器は、第２の発明に対して、前記差動増幅器の利得を制御する制御部を更に備えることを特徴とする。これにより、回路の出来栄え等に応じて利得を可変できることにより、最適な条件で動作することで消費電力を削減するＡ／Ｄ変換器を得ることができる。

第５の発明のＡ／Ｄ変換器は、第４の発明に対して、システムの性能を監視する監視手段を更に備え、前記監視手段からの情報により前記差動増幅器の利得を制御することを特徴とする。これにより、システムの使用状況に応じて利得を可変できることにより、最適な条件で動作することで消費電力を削減するＡ／Ｄ変換器を得ることができる。

第６の発明のＡ／Ｄ変換器は、第２の発明に対して、前記差動増幅器の利得が前記差動増幅器に搭載されているトランジスタのサイズにより決定されることを特徴とする。これにより、利得を調整する調整回路が不要になり、回路削減が見込める。

第７の発明のディジタル等化装置は、ハードディスク装置、光ディスク装置、又は通信装置等の情報通信装置に用いられるディジタル等化装置であって、アナログ信号をディジタル信号に変換する第１〜第６の発明のいずれかに係る並列補間型Ａ／Ｄ変換器と、前記並列補間型Ａ／Ｄ変換器が出力するディジタル信号を波形等化するディジタル等化器とを備えたことを特徴とする。これにより、必要な情報が含まれる信号成分をより精度良く波形等化することができる。更にＡ／Ｄ変換器の分解能に比例した回路規模や消費電力の増大を抑制することができる。

以上のように、本発明に係るＡ／Ｄ変換器は、より重要な情報を含むアナログ信号成分を精度良く変換できるよう回路ばらつき耐性を高め、より重要でない情報成分は回路ばらつき耐性を低くすることで、分解能の均一性は保たれた状態で、回路面積、消費電力を削減することができる。

本発明の実施の形態１における並列補間型Ａ／Ｄ変換器の構成図である。 本発明の実施の形態１における面積、消費電力の削減効果の一例を示した図である。 本発明の実施の形態２における並列補間型Ａ／Ｄ変換器の構成図である。 並列補間型Ａ／Ｄ変換器に使われる差動増幅器の一例を示した図である。 並列補間型Ａ／Ｄ変換器に使われる比較回路の一例を示した図である。 比較回路の入力信号の軌跡としきい値とを示した図である。 隣り合う差動増幅器の利得が異なる場合の比較回路の入力信号の軌跡としきい値とを示した図である。 本発明の実施の形態３における並列補間型Ａ／Ｄ変換器の構成図である。 本発明の実施の形態３の応用における並列補間型Ａ／Ｄ変換器の構成図である。 本発明の実施の形態４におけるディジタル等化装置の構成図である。

以下、本発明を実施するための形態について、図面を参照しながら説明する。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。

《実施の形態１》
図１は、本発明の実施の形態１によるＡ／Ｄ変換器１００の構成を示す図である。Ａ／Ｄ変換器１００は、参照電圧生成回路１１１と、差動増幅器列１１２と、動作回路１１３とを備えている。Ａ／Ｄ変換器１００は、エンコード回路１０５を更に備えていてもよい。参照電圧生成回路１１１は、複数の参照電圧ＶＲ１〜ＶＲｍ＋１を発生する。図１では、Ａ／Ｄ変換器１００の入力ダイナミックレンジの上側部分のみを示した図となっている。差動増幅器列１１２は、ｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を含み、複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々とアナログ信号電圧入力端子１０４から入力された入力アナログ信号電圧Ａｉｎとの電圧差を増幅し、複数の出力電圧セットを生成する。ここで、複数の出力電圧セットのそれぞれには、相補的な非反転出力電圧と反転出力電圧とが含まれる。動作回路１１３は複数の出力電圧セットを受け取り、クロック信号ＣＬＫに従って動作する。また、動作回路１１３は、ｎ＋１個の比較回路Ｃｒ１〜Ｃｒｎ＋１を含み、それぞれの比較回路Ｃｒ１〜Ｃｒｎ＋１は４つの入力を有する。差動増幅器Ａ１〜Ａｍ＋１からの出力電圧セットに含まれる非反転出力電圧及び反転出力電圧は、直接比較回路Ｃｒ１〜Ｃｒｎ＋１に入力される。

各比較回路Ｃｒ１〜Ｃｒｎ＋１は、入力トランジスタ部と正帰還部とを有している。なお、ここではトランジスタで構成される比較回路を想定して説明しているが、抵抗や容量を用いて比較回路を構成してもよい。正帰還部はクロック信号ＣＬＫに従って動作する。

エンコード回路１０５は、比較結果（ディジタル信号）をコード化し、ディジタルデータ信号を生成する。

以下、上記の各構成要素について詳しく説明する。

参照電圧生成回路１１１は、直列に接続されたｍ個の抵抗Ｒ１〜Ｒｍを備え、これらの両端に高電位側基準電圧１１１ａと低電位側基準電圧１１１ｂとが印加される。これにより、高電位側基準電圧１１１ａと低電位側基準電圧１１１ｂとの間の電圧が分圧され、参照電圧ＶＲ１〜ＶＲｍ＋１が生成する。

差動増幅器列１１２の各差動増幅器Ａ１〜Ａｍ＋１はそれぞれ２つの入力端子を有しており、一方の入力端子には入力アナログ信号電圧Ａｉｎが入力され、他方の入力端子には参照電圧ＶＲ１〜ＶＲｍ＋１が入力され、その結果、複数の出力電圧セット（例えば、第１の出力電圧セット、第２の出力電圧セット等）が出力される。ここで、複数の出力電圧セットのそれぞれは、相補的な非反転出力電圧Ｖ１〜Ｖｍ＋１及び反転出力電圧ＶＢ１〜ＶＢｍ＋１を含む。

動作回路１１３の各比較回路Ｃｒ１〜Ｃｒｎ＋１において、入力トランジスタ部は、所定の重み付け演算を行うことによりしきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と、第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力する。ここで、第１の非反転出力電圧及び第１の反転出力電圧は第１の出力電圧セットに含まれ、第２の非反転出力電圧及び第２の反転出力電圧は第２の出力電圧セットに含まれる。

正帰還部は、クロック信号ＣＬＫが所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号としてエンコード回路１０５に出力する。このディジタル信号は、例えば、比較結果によるＨレベル又はＬレベルのディジタル信号である。

参照電圧をＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）とするとき、比較回路の個数について、実施の形態１の構成を示す図１では、ｋ＝ｍ＋１では８個、ｋ＝ｍでは４個の場合を示したが、本発明はこれに限定されず、とり得るｋ値により比較回路の個数が異なることを特徴とする。比較回路の個数は２^ｎ個（ｎは整数）であればよい。

次に、とり得るｋ値により比較回路の個数が異なることに関する利点を説明する。ここでは、より重要な情報を含む信号成分をＡ／Ｄ変換器１００の入力ダイナミックレンジに対し、中心から±２５％（ダイナミックレンジを１００％とする）と決めた場合について、説明を進める。

図２に、７ビットＡ／Ｄ変換器を例にとり、比較回路の個数をとり得るｋ値全てにおいて一律４個（２ビット補間）とした場合（パターンＡ）と、中心から±２５％では比較回路を４個（２ビット補間）、残りの範囲では比較回路を１６個（４ビット補間）とした場合（パターンＢ）について、差動増幅回路の個数、比較回路の個数、回路面積、消費電力を比較する。回路面積と消費電力の値は、パターンＡを１とした場合の値である。なお、差動増幅回路は比較回路の面積の２０倍、消費電力は１０倍と仮定し、計算を行った。面積、消費電力については、回路の構成や製造工程の違いにより変動する。

図２に示すように、パターンＢはパターンＡに比べ、回路面積が４０％減、消費電力が３０％減となっている。なお、比較回路を多く使用するような構成にすると、更に削減効果は高い。

次に、より高密度の入力信号を扱うシステムの場合、パターンＡは２ビット補間で構成されるが、ばらつきの影響を軽減させ、精度良くディジタル信号に変換するため、比較回路の個数（つまり補間ビット数）を削減することが求められる場合がある。

パターンＣは、比較回路の個数を一律に１つとした場合で、パターンＤは、中心から±２５％では比較回路を２個（１ビット補間）、残りの範囲では比較回路を１６個（４ビット補間）とした場合の値である。

パターンＡと比較すると、単に補間ビット数を２から１に変えただけでは、面積が２倍、消費電力が１．７倍となるが、パターンＤはパターンＡとほぼ同等の回路面積、消費電力である。

なお、比較回路の補正手段を追加することで、ばらつき耐性を高めることもできる。補正手段の占有面積とＡ／Ｄ変換器のばらつき耐性とのトレードオフが生じるが、微細プロセスにおけるディジタル回路の面積は非常に小さいので、ディジタル補正技術を用いた補正手段を用いると、面積をあまり増やさず実現できる。

以上のように、本発明の実施の形態１では、とり得るｋ値により比較回路の個数を設定することで、より重要な情報を含むアナログ信号成分を精度良く変換できるよう回路ばらつき耐性を高め、より重要でない情報成分は回路ばらつき耐性を低くすることで、分解能の均一性は保たれた状態で、回路面積、消費電力を削減することができる。

《実施の形態２》
図３は、本発明の実施の形態２によるＡ／Ｄ変換器３００の構成を示す図である。Ａ／Ｄ変換器３００は、参照電圧生成回路３０１と、差動増幅器列３０２と、動作回路３０３とを備えている。Ａ／Ｄ変換器３００は、エンコード回路３０５を更に備えていてもよい。参照電圧生成回路３０１は、複数の参照電圧ＶＲ１〜ＶＲｍ＋１を発生する。差動増幅器列３０２は、ｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を含み、複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々とアナログ信号電圧入力端子３０４から入力された入力アナログ信号電圧Ａｉｎとの電圧差を増幅し、複数の出力電圧セットを生成する。ここで、複数の出力電圧セットのそれぞれには、相補的な非反転出力電圧と反転出力電圧とが含まれる。動作回路３０３は複数の出力電圧セットを受け取り、クロック信号ＣＬＫに従って動作する。また、動作回路３０３は、ｎ＋１個の比較回路Ｃｒ１〜Ｃｒｎ＋１を含み、それぞれの比較回路Ｃｒ１〜Ｃｒｎ＋１は４つの入力を有する。差動増幅器Ａ１〜Ａｍ＋１からの出力電圧セットに含まれる非反転出力電圧及び反転出力電圧は、直接比較回路Ｃｒ１〜Ｃｒｎ＋１に入力される。

各比較回路Ｃｒ１〜Ｃｒｎ＋１は、入力トランジスタ部と正帰還部とを有している。なお、ここではトランジスタで構成される比較回路を想定して説明しているが、抵抗や容量を用いて比較回路を構成してもよい。正帰還部はクロック信号ＣＬＫに従って動作する。

エンコード回路３０５は、比較結果（ディジタル信号）をコード化し、ディジタルデータ信号を生成する。

以下、上記の各構成要素について詳しく説明する。

参照電圧生成回路３０１は、直列に接続されたｍ個の抵抗Ｒ１〜Ｒｍを備え、これらの両端に高電位側基準電圧３０１ａと低電位側基準電圧３０１ｂとが印加される。これにより、高電位側基準電圧３０１ａと低電位側基準電圧３０１ｂとの間の電圧が分圧され、参照電圧ＶＲ１〜ＶＲｍ＋１が生成する。

差動増幅器列３０２の各差動増幅器Ａ１〜Ａｍ＋１はそれぞれ２つの入力端子を有しており、一方の入力端子には入力アナログ信号電圧Ａｉｎが入力され、他方の入力端子には参照電圧ＶＲ１〜ＶＲｍ＋１が入力され、その結果、複数の出力電圧セット（例えば、第１の出力電圧セット、第２の出力電圧セット等）が出力される。ここで、複数の出力電圧セットのそれぞれは、相補的な非反転出力電圧Ｖ１〜Ｖｍ＋１及び反転出力電圧ＶＢ１〜ＶＢｍ＋１を含む。

動作回路３０３の各比較回路Ｃｒ１〜Ｃｒｎ＋１において、入力トランジスタ部は、所定の重み付け演算を行うことによりしきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と、第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力する。ここで、第１の非反転出力電圧及び第１の反転出力電圧は第１の出力電圧セットに含まれ、第２の非反転出力電圧及び第２の反転出力電圧は第２の出力電圧セットに含まれる。

正帰還部は、クロック信号ＣＬＫが所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号としてエンコード回路３０５に出力する。このディジタル信号は、例えば、比較結果によるＨレベル又はＬレベルのディジタル信号である。

比較回路の個数について、実施の形態１では、とり得るｋ値により比較回路の個数が異なることを特徴としていたが、実施の形態２のように、とり得るｋ値にかかわらず一定の個数であってもかまわず、２^ｎ個（ｎは整数）であればよい。

図３のＡ／Ｄ変換器３００で使用される差動増幅器の回路例を図４に示す。図４の回路は、定電流源Ｉｓｓによりバイアスされている。入力トランジスタであるＮＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のゲート端子にそれぞれアナログ差動入力信号正極Ｖｉｎｐ及びアナログ差動入力信号負極Ｖｉｎｍが接続されている。ＰＭＯＳトランジスタＭ３，Ｍ４のゲート端子はバイアス電圧Ｖｂに接続されている。ＮＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ３のドレイン端子はアナログ差動出力信号負極Ｖｏｕｔｍに接続されている。ＮＭＯＳトランジスタＭ２及びＰＭＯＳトランジスタＭ４のドレイン端子はアナログ差動出力信号正極Ｖｏｕｔｐに接続されている。

アナログ差動入力信号ΔＶｉｎ＝（Ｖｉｎｐ−Ｖｉｎｍ）はＮＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の電圧・電流変換作用により、ＮＭＯＳトランジスタＭ１に流れるドレイン・ソース電流Ｉｄｓ１及びＮＭＯＳトランジスタＭ２に流れるドレイン・ソース電流Ｉｄｓ２の差電流ΔＩｄｓ＝（Ｉｄｓ１−Ｉｄｓ２）に変換される。ドレイン・ソース電流Ｉｄｓ１及びドレイン・ソース電流Ｉｄｓ２それぞれの変化分、ΔＩｄｓ１及びΔＩｄｓ２は、ＮＭＯＳトランジスタＭ１のトランスコンダクタンスをｇｍ１、ＮＭＯＳトランジスタＭ２のトランスコンダクタンスをｇｍ２とすると、ΔＩｄｓ１＝ｇｍ１（ΔＶｉｎ／２）、ΔＩｄｓ２＝ｇｍ２（ΔＶｉｎ／２）と表される。Ｍ１及びＭ２は同じ特性のトランジスタであるとすると、ｇｍ＝ｇｍ１＝ｇｍ２である。出力端の動的な抵抗をｒｏとすると、アナログ差動出力信号ΔＶｏｕｔ＝（ΔＶｏｕｔｐ−ΔＶｏｕｔｍ）は、ΔＶｏｕｔ＝ｇｍ・ΔＶｉｎ・ｒｏで表される。したがって、本回路の電圧利得Ｇは、Ｇ＝ΔＶｏｕｔ／ΔＶｉｎ＝ｇｍ・ｒｏとなる。

つまり、演算増幅器の電圧利得Ｇは入力トランジスタであるＮＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のトランスコンダクタンスｇｍに比例する。また、トランスコンダクタンスｇｍはトランジスタに流れるドレイン・ソース電流Ｉｄｓにほぼ比例する。したがって、電圧利得Ｇを大きくするためにはドレイン・ソース電流Ｉｄｓを大きくする必要がある。

そこで、差動増幅回路の利得を、より重要な情報を含むアナログ信号成分を変換する入力電圧範囲を扱う部分は利得を高くし、より重要でない部分は利得を低くすることで、Ａ／Ｄ変換器トータルの消費電力を削減することができる。

なお、第１の実施形態で説明した、比較回路の個数が多い箇所の出力電圧セットを出力する差動増幅回路の利得を上げることで、比較回路のばらつきの影響をより小さくしてもよい。

以上のように、本発明の実施の形態２では、とり得るｋ値により差動増幅器の利得を設定することで、より重要な情報を含むアナログ信号成分を精度良く変換できるよう回路ばらつき耐性を高め、より重要でない情報成分は回路ばらつき耐性を低くすることで、分解能の均一性は保たれた状態で、回路面積、消費電力を削減することができる。

次に、本発明で使用される比較回路について説明する。図５は、図３のＡ／Ｄ変換器３００で使用される比較回路の回路図である。図５に示す比較回路は、ＮＭＯＳトランジスタｍ１１，ｍ１２，ｍ１３，ｍ１４を含む入力トランジスタ部と、ＮＭＯＳトランジスタｍ３，ｍ４及びＰＭＯＳトランジスタｍ７，ｍ８を含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のゲートに出力端子Ｑ，ＱＢが接続されている。また、ＮＭＯＳトランジスタｍ３のドレインとＰＭＯＳトランジスタｍ７のドレインとの間にＮＭＯＳスイッチトランジスタｍ５が接続され、ＭＭＯＳトランジスタｍ４のドレインとＰＭＯＳトランジスタｍ８のドレインとの間にＮＭＯＳスイッチトランジスタｍ６が接続されている。ただし、ＮＭＯＳスイッチトランジスタｍ５，ｍ６が設置される場所は上記に限定されない。更に、ＰＭＯＳトランジスタｍ７のドレインと電源ＶＤＤとの間にＰＭＯＳスイッチトランジスタｍ９を備え、ＰＭＯＳトランジスタｍ８のドレインと電源ＶＤＤとの間にＰＭＯＳスイッチトランジスタｍ１０を備えている。ＮＭＯＳスイッチトランジスタｍ５，ｍ６、及びＰＭＯＳスイッチトランジスタｍ９，ｍ１０のゲートにはクロック信号ＣＬＫが接続されている。ＮＭＯＳトランジスタｍ３のソースとＶＳＳとの間にＮＭＯＳトランジスタｍ１１及びＮＭＯＳトランジスタｍ１２を備えており、ＮＭＯＳトランジスタｍ１１のゲートには入力端子Ｖｏ１、ＮＭＯＳトランジスタｍ１２のゲートには入力端子Ｖｏ２が接続されている。ＮＭＯＳトランジスタｍ４のソースとＶＳＳとの間にＮＭＯＳトランジスタｍ１３及びＮＭＯＳトランジスタｍ１４を備えており、ＮＭＯＳトランジスタｍ１３のゲートには入力端子Ｖｏｂ１、ＮＭＯＳトランジスタｍ１４のゲートには入力端子Ｖｏｂ２が接続されている。

入力トランジスタ部は、所定の重み付け演算を行うことにより、しきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と、第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力する。所定の重み付け演算は、例えば、入力トランジスタ部のトランジスタのサイズの比を一定の値に設定することにより実現される。例えば、トランジスタｍ１１のサイズとトランジスタｍ１２のサイズとを１：３に設定し、トランジスタｍ１３のサイズとトランジスタｍ１４のサイズとを１：３に設定することにより、しきい値電圧Ｖｔｎが得られる。なお、上述した所定の重み付け演算の実現方法としては任意の方法を用いることができる。例えば、入力トランジスタ部のトランジスタのゲート長の比を一定の値に設定することにより、上述した所定の重み付け演算を実現するようにしてもよいし、入力トランジスタ部のトランジスタのゲート幅の比を一定の値に設定することにより、上述した所定の重み付け演算を実現するようにしてもよい。

正帰還部は、クロック信号ＣＬＫが所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号として出力する。

次に、ＮＭＯＳトランジスタｍ１１，ｍ１３のゲート幅をＷ１、ＮＭＯＳトランジスタｍ１２，ｍ１４のゲート幅をＷ２、ＮＭＯＳトランジスタｍ１１，ｍ１２，ｍ１３，ｍ１４のゲート長をＬ、しきい値電圧をＶＴ、キャリアの移動度をμｎ、ゲート容量をＣｏｘとし、ゲート・ソース間電圧をそれぞれＶＧＳ１（＝Ｖｏ１）、ＶＧＳ２（＝Ｖｏ２）、ＶＧＳ３（＝Ｖｏｂ１）、ＶＧＳ４（＝Ｖｏｂ２）とすると、ＮＭＯＳトランジスタｍ１１，ｍ１２，ｍ１３，ｍ１４のドレインコンダクタンスＧ１１，Ｇ１２，Ｇ１３，Ｇ１４は、それぞれ、
Ｇ１１＝μｎ・Ｃｏｘ（Ｗ１／Ｌ）（Ｖｏ１−ＶＴ−ＶＤＳ１） ・・・（１．１）
Ｇ１２＝μｎ・Ｃｏｘ（Ｗ２／Ｌ）（Ｖｏ２−ＶＴ−ＶＤＳ１） ・・・（１．２）
Ｇ１３＝μｎ・Ｃｏｘ（Ｗ１／Ｌ）（Ｖｏｂ１−ＶＴ−ＶＤＳ２） ・・・（１．３）
Ｇ１４＝μｎ・Ｃｏｘ（Ｗ２／Ｌ）（Ｖｏｂ２−ＶＴ−ＶＤＳ２） ・・・（１．４）
と表すことができる。ここに、ＶＤＳ１及びＶＤＳ２はそれぞれドレイン・ソース間電圧である。

図５に示す比較回路のしきい値電圧は、ＶＤＳ１＝ＶＤＳ２の場合、つまり、ＮＭＯＳトランジスタｍ１１のドレインコンダクタンスＧ１１及びＮＭＯＳトランジスタｍ１２のドレインコンダクタンスＧ１２の和と、ＮＭＯＳトランジスタｍ１３のドレインコンダクタンスＧ１３及びＮＭＯＳトランジスタｍ１４のドレインコンダクタンスＧ１４の和とが等しい場合に得られるため、式（１．１）〜（１．４）より、
Ｇ１１＋Ｇ１２＝Ｇ１３＋Ｇ１４
μｎ・Ｃｏｘ・［（Ｗ１／Ｌ）（Ｖｏ１−ＶＴ−ＶＤＳ１）＋（Ｗ２／Ｌ）（Ｖｏ２−ＶＴ−ＶＤＳ１）］＝μｎ・Ｃｏｘ・［（Ｗ１／Ｌ）（Ｖｏｂ１−ＶＴ−ＶＤＳ２）＋（Ｗ２／Ｌ）（Ｖｏｂ２−ＶＴ−ＶＤＳ２）］
となる。ゆえに、
Ｗ１Ｖｏ１＋Ｗ２Ｖｏ２＝Ｗ１Ｖｏｂ１＋Ｗ２Ｖｏｂ２ ・・・（１．５）
となる。

ゲート幅Ｗ１及びＷ２のサイズ比をｎ／ｍ：（ｍ−ｎ）／ｍとすると、式（１．５）から、
［ｎＶｏ１＋（ｍ−ｎ）Ｖｏ２］／ｍ＝［ｎＶｏｂ１＋（ｍ−ｎ）Ｖｏｂ２］／ｍ
・・・（１．６）
となる。ここで、式（１．６）を図６を用いて詳しく説明する。

図６は、比較回路の入力信号Ｖｏ１，Ｖｏｂ１，Ｖｏ２，Ｖｏｂ２の軌跡としきい値とを示した図である。図６の破線Ａは、式（１．６）の左辺の軌跡を表しており、入力信号Ｖｏ１とＶｏ２とを、ｎ：ｍ−ｎに分割したものである。破線Ｂは、式（１．６）の右辺の軌跡を表しており、入力信号Ｖｏｂ１とＶｏｂ２とを、ｎ：ｍ−ｎに分割したものである。破線Ａと破線Ｂとの交点Ｖｔｎは、比較回路のしきい値を示している。このとき、交点Ｖｔｎは、入力信号Ｖｏ１及びＶｏｂ１の交点Ｖｔ１と入力信号Ｖｏ２及びＶｏｂ２の交点Ｖｔ２との間をｎ：ｍ−ｎに分割する。

例えば、ｍ＝４とすると、ｎ＝１の場合、ＮＭＯＳトランジスタ（ｍ１１，ｍ１３）とＮＭＯＳトランジスタ（ｍ１２，ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は１：３となり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２との間を１：３に分割する。ｎ＝２の場合には、ＮＭＯＳトランジスタ（ｍ１１，ｍ１３）とＮＭＯＳトランジスタ（ｍ１２，ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は２：２となり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２との間を２：２に分割する。ｎ＝３の場合には、ＮＭＯＳトランジスタ（ｍ１１，ｍ１３）とＮＭＯＳトランジスタ（ｍ１２，ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は３：１となり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２との間を３：１に分割する。このように、ＮＭＯＳトランジスタ（ｍ１１，ｍ１３）及び（ｍ１２，ｍ１４）のゲート幅のサイズ比（Ｗ１：Ｗ２）をｎ／ｍ：（ｍ−ｎ）／ｍとすることで、交点Ｖｔ１と交点Ｖｔ２との間を均等に分割したしきい値を得ることができる。

隣り合う２つの差動増幅器の利得が同じである場合は、図６に示すような入力信号の軌跡としきい値の図となる。次に、隣り合う２つの差動増幅器の利得が異なる場合の入力信号の軌跡としきい値を図７に示す。

図７に示すように、利得が異なる場合は左右非対称となるが、このような場合においても、それぞれ均等に配分したしきい値となるようにトランジスタのサイズ比を決定することで、異なる利得を補正する比較回路を搭載することもできる。

《実施の形態３》
図８は、本発明の実施の形態３によるＡ／Ｄ変換器の構成を示す図である。図８のＡ／Ｄ変換器本体８００は、本発明の実施の形態２で説明したＡ／Ｄ変換器である。本実施形態では、Ａ／Ｄ変換器本体８００に搭載されている差動増幅器の利得を制御する制御部８０１を設けることにより、製造後の回路の出来栄えを検査し、差動増幅回路に流す電流量を調整し、製品ごとに最適な利得を設定することができる。

図９に示すように、システムの性能を監視する監視部９０１を更に設けてもよい。例えば、監視部９０１から出力されるジッタがしきい値より高くなると、システム性能を向上させるため差動増幅器の利得を上げる信号を制御部８０１から出力する。

以上のように本実施の形態によれば、製造工程でのばらつき、信号品質、温度、外乱等の影響で実使用環境で現れるシステム性能ばらつきを考慮し、利得を最適化することにより、Ａ／Ｄ変換器の性能を最適化して消費電力を削減することができる。

なお、制御部８０１の面積を削減することを優先させた場合、トランジスタの大きさにより差動増幅器の利得を変更することができるが、この方法では、利得は固定となる。

《実施の形態４》
図１０は、本発明の実施の形態４によるディジタル等化装置の構成を示すブロック図である。図１０に示すように、このディジタル等化装置は、アナログＬＰＦ（low pass filter）１００１と、図１のＡ／Ｄ変換器１００２と、ディジタル等化器１００３と、２値化部１００４とを備える。Ａ／Ｄ変換器１００２は、必要な情報が含まれるアナログ信号の中心部を、より精度良く変換し、あまり必要でない情報部分は精度をある程度抑えた構成を特徴とする図１の構成を搭載することで、アナログ回路面積や消費電力を削減したディジタル等化装置を提供することができる。

また、図９のＡ／Ｄ変換器をディジタル等化装置に搭載することで、システムの性能に応じたＡ／Ｄ変換器の性能を与え、消費電力を削減することもできる。

本発明は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器において、回路面積や消費電力を増やすことなく、より重要な情報を含む信号成分をより精度良く変換することができるＡ／Ｄ変換器であり、ハードディスク装置、光ディスク装置、通信装置等の情報通信機器のＲＦ信号を変換するＡ／Ｄ変換器に好適である。

１００ Ａ／Ｄ変換器
１１１ 参照電圧生成回路
１１１ａ 高電位側基準電圧
１１１ｂ 低電位側基準電圧
１１２ 差動増幅器列
１１３ 動作回路
１０４ アナログ信号電圧入力端子
１０５ エンコード回路

Claims (7)

1. それぞれが相互に異なるｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（ただし、ＶＲ１＜ＶＲ２・・・＜ＶＲｍ＜ＶＲｍ＋１）を生成する参照電圧手段と、
   前記複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅し、それぞれが出力電圧セットを生成するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅手段であって、前記各差動増幅器Ａ１〜Ａｍ＋１の出力電圧セットのそれぞれは相補的な非反転出力電圧と反転出力電圧とを含む差動増幅手段と、
   前記各差動増幅器からそれぞれ生成される出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備え、
   前記動作手段は、それぞれが所定のしきい値電圧Ｖｔｎを有する複数個の比較手段を含み、
   前記各比較手段は、前記複数の出力電圧セットのうち、前記参照電圧ＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）が入力される差動増幅器Ａｋの出力電圧セットであって第１の非反転出力電圧と第１の反転出力電圧とを含む第１の出力電圧セットと、前記参照電圧ＶＲｋ−１が入力される差動増幅器Ａｋ−１の出力電圧セットであって第２の非反転出力電圧と第２の反転出力電圧とを含む第２の出力電圧セットとがそれぞれ入力され、所定の重み付け演算を行うことにより前記しきい値電圧Ｖｔｎをそれぞれ決定し、前記第１の出力電圧セットと前記第２の出力電圧セットとの差分を比較した比較結果をＶＤＤレベル又はＶＳＳレベルにそれぞれ増幅し、前記増幅された比較結果をディジタル信号として出力する並列補間型Ａ／Ｄ変換器であって、
   前記参照電圧ＶＲｋのｋ値により前記比較手段の個数が異なることを特徴とする並列補間型Ａ／Ｄ変換器。
2. それぞれが相互に異なるｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（ただし、ＶＲ１＜ＶＲ２・・・＜ＶＲｍ＜ＶＲｍ＋１）を生成する参照電圧手段と、
   前記複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅し、それぞれが出力電圧セットを生成するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅手段であって、前記各差動増幅器Ａ１〜Ａｍ＋１の出力電圧セットのそれぞれは相補的な非反転出力電圧と反転出力電圧とを含む差動増幅手段と、
   前記各差動増幅器からそれぞれ生成される出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備え、
   前記動作手段は、それぞれが所定のしきい値電圧Ｖｔｎを有する複数個の比較手段を含み、
   前記各比較手段は、前記複数の出力電圧セットのうち、前記参照電圧ＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）が入力される差動増幅器Ａｋの出力電圧セットであって第１の非反転出力電圧と第１の反転出力電圧とを含む第１の出力電圧セットと、前記参照電圧ＶＲｋ−１が入力される差動増幅器Ａｋ−１の出力電圧セットであって第２の非反転出力電圧と第２の反転出力電圧とを含む第２の出力電圧セットとがそれぞれ入力され、所定の重み付け演算を行うことにより前記しきい値電圧Ｖｔｎをそれぞれ決定し、前記第１の出力電圧セットと前記第２の出力電圧セットとの差分を比較した比較結果をＶＤＤレベル又はＶＳＳレベルにそれぞれ増幅し、前記増幅された比較結果をディジタル信号として出力する並列補間型Ａ／Ｄ変換器であって、
   前記差動増幅器の利得が各々の差動増幅器によって異なることを特徴とする並列補間型Ａ／Ｄ変換器。
3. 請求項２記載の並列補間型Ａ／Ｄ変換器において、
   前記比較手段は、前記差動増幅器の利得を補正することを特徴とする並列補間型Ａ／Ｄ変換器。
4. 請求項２記載の並列補間型Ａ／Ｄ変換器において、
   前記差動増幅器の利得を制御する制御部を更に備えたことを特徴とする並列補間型Ａ／Ｄ変換器。
5. 請求項４記載の並列補間型Ａ／Ｄ変換器において、
   システムの性能を監視する監視手段を更に備え、前記監視手段からの情報により前記差動増幅器の利得を制御することを特徴とする並列補間型Ａ／Ｄ変換器。
6. 請求項２記載の並列補間型Ａ／Ｄ変換器において、
   前記差動増幅器の利得は、当該差動増幅器に搭載されているトランジスタのサイズにより決定されることを特徴とする並列補間型Ａ／Ｄ変換器。
7. ハードディスク装置、光ディスク装置、又は通信装置等の情報通信装置に用いられるディジタル等化装置であって、
   アナログ信号をディジタル信号に変換する請求項１〜６のいずれか１項に記載の並列補間型Ａ／Ｄ変換器と、
   前記並列補間型Ａ／Ｄ変換器が出力するディジタル信号を波形等化するディジタル等化器とを備えたことを特徴とするディジタル等化装置。

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