JPH06508972A - アナログ−デジタル変換器および該変換器を使用する従属制御ループ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアナログ−デジタル変換器に関する。

さらに本発明は、一般にクランプ（ｃｌｕｍｐ　）またはレトロクランプ（＋ｅ ｌｒｏｅｌｌｐ）と称されており、ビデオ信号の直流成分ノ復元を可能にする従 属制御ループ（ｂｏｗｃｌｅ　ｄ’■＋ｅｒｔｉｔ＋ｅ＋＋ｃａ１）に関する。

アナログ−デジタル変換器は、情報のデジタルコード化を行う場合にエレクトロ ニクスで使用される。

アナログ−デジタル変換器（ＣＡＮ）は、電気的アナログ量をデジタルデータに 変換する機能を有している。この電気的アナログ量は電圧であっても電流であっ てもよい。当業者には周知であるように、ｎビットアナログ−デジタル変換器は 、それぞれがｎビット分解能を有する２　通りの組み合わせを供給する。そのよ うな変換器の精度は、ＬＳＢと称される最下位ビットを変換することによって与 えられる。従来技術によれば、この精度は入力量の値に係わらず同一である。あ る場合にはこれは欠陥となり得る。例えば、ビデオ信号の直流成分を復元させる ためにアナログ−デジタル変換器を使用する従属制御ループにおいてはこれは欠 陥となる。

直流成分の復元操作は、ビデオ信号の直流基準電圧を極めて精密な値に保つこと を目標としている。この操作によれば、各ラインのビデオ信号は該ラインの直流 成分または黒レベル上でサンプリングされる。各サンプルの一部が採取され、場 合によっては増幅後にビデオ信号に再注入されるエラー信号を生成するために基 準値と比較される。

この操作を実施するためのいくつかの方法、特にエラー信号がデジタルコードに 変換された後で直流成分を採取するデジタル法が当業者には公知である。

既に述べたように、アナログ−デジタル変換器の出力で採取された直流レベルは ±ＩＬＳＢの精度で定義される。直流成分はそのデジタル値を中心として±１量 子化ビットの変動（ｏｓｃｉｌｌｇｌｉｏｎ　）を有するので、それによって直 流成分の安定化が妨げられるという結果が生じる。

本発明はこの欠点を有していない。

本発明の目的は、入力電圧が変動する際に２１１の異なる電圧レベルを生成し得 る２　１個の比較器と、２　通りの異なった電圧レベルをそれぞれがｎ個の分解 ビットを有する２　通りの２進コードに変換させるための手段を含む２進コード 化回路とを含むアナログ−デジタル電圧変換器であり、該変換器は、入力電圧の 少なくとも一つの変動領域に含まれている電圧をｎより多い分解ビットを有する 情報にコード化し得る付加手段を含むことを特徴としている。

本発明はさらに、ビデオ信号の直流成分の従属制御ループを目的としており、該 ループは、本発明によるアナログ−デジタル変換器を含むことを特徴としている 。

従って本発明の利点は、直流成分のレベルを高精度に安定させることである。

本発明の特徴および他の利点は、添付図面を参照した好ましい実施態様を参照す ることにより明らかになるであろう。

図１は従来技術によるアナログ−デジタル変換器を示している。

図２は図１に示されている変換器の変換曲線を示している。

図３は本発明によるアナログ−デジタル変換器の例を示している。

図４は図３に示されている変換器の変換曲線を示している。

図５は本発明の好ましい実施例によるアナログ−デジタル変換器を表わしている 。

図６は図５に示されている変換器の応用例を示している。

全ての図面において、同一の参照符号は同一の素子を示している。

記載されている本発明の実施態様によれば、電気的アナログ入力量は電圧である 。本発明が他のタイプの変換器、特に入力量が電流である変換器にも関すること は明らかである。

図１は、従来技術によるアナログ−デジタル変換器１００を示している。該変換 器は、当業者にはフラッシュ変換器（ｃａｎマｅ＋ｌｉｓ＋ｅｎｒ　Ｎｉｂ　） という名称で知られている変換器である。

説明を簡単にするために、図１に示されている装置は４通りの組み合わせを供給 する２ビツト変換器である。当業者には周知であるように、この変換器は三つの 比較器１を含んでいる。通常、ｎビットのフラッシュタイプ変換器は２”−１個 の比較器を含んでいる。

図１の変換器は、アナログ入力電圧Ｖが三つの比較器によって三つの基準電圧ｖ １、Ｖ２、Ｖ３と比較されるようになっている。

電圧Ｖが基準電圧より高いか低いかによって、各比較器から出力された信号は二 つの可能な値の中から第１の値または第２の値をとる。次いで比較器から出力さ れた異なる信号は、当業者には周知であるように、２ビツトの組み合わせの形態 で受信する情報を２進コード化することが可能な論理回路２に伝送される。一方 のビットはポイントＡで受信され、他方のビットはポイントＢで受信される。四 つの組み合わせ＝　（０，０）、（０，１）、（１，０）、（１，１）がある。

図２は、図１に示されている変換器の変換曲線を示している。

この曲線は、入力電圧Ｖを、記号的表現が可能なランクまたはレベルＮによって ２進コードと関連させる。従って、下記の表を作ることが可能である。

Ｖ＜Ｖｌ：　Ｎ＝Ｏ：７−ド（０，０）Ｖｌ＜Ｖ＜Ｖ２：　Ｎ＝１　：Ｉ−ド（ ０，１）Ｖ２＜Ｖ＜Ｖ３：　Ｎ＝２　：Ｉ−ド（１，０）Ｖ＞Ｖ３：　Ｎ＝３　 ：Ｉ−ド（１，１）図３は、本発明の一つの実施例によるアナログ−デジタル変 換器を表わしている。

図１に示されている変換器１００と同様に、図３に示されている変換器２００は 、それぞれの電圧ｖ１、Ｖ２、ｖ３と関連付けられている三つの比較器を含んで いる。

本発明の実施例によれば、三つの付加された比較器により、アナログ電圧Ｖをそ れぞれＶ２１、Ｖ２２、Ｖ２３の基準電圧と比較することが可能になる。これら の電圧は、例えば、Ｖ３−Ｖ２３＝Ｖ２３−Ｖ２２＝Ｖ２２−Ｖ２１＝Ｖ２１と なるように電圧ｖ２と電圧■３との間にある。

２進コード化論理回路２は異なる比較器から出力された信号を受信する。回路２ によって生成された２進コードはそれぞれポイントＣ，ＤＳＥ、Ｆで受信された ４個のビットの組み合わせである。

図４は、図３の変換器の変換曲線を示している。

三つの比較器を加えることにより、レベル２とレベル３との間にある三つの付加 レベル（２，２５，２，５，２，７５）を定義することが可能になる。

本発明によれば、変換器が二つの付加された分解ビットを与えるので、変換器の 精度は、アナログ電圧Ｖがｖ２とｖ３との間で変動する際には４倍になる。

その場合、下記の表を作ることが可能である。

変換器２００のポイントＣおよびＤで受信された２進コードは、それぞれ変換器 １００のポイントＡおよびＢで受信された２進コードと同一である。ポイントＥ およびＦで受信された２進コードは三つの付加された比較器によって供給された 情報と関連している。これらの比較器により、電圧Ｖが値ｖ２と値Ｖ３との間に 含まれているときにはそれぞれが２ビツトの４通りの組み合わせを生成させるこ とが可能になる。

電圧Ｖがｖ２より低いか、またはｖ３より高いときには、論理回路２は、当業者 には周知であり、従って本願において再び述べる必要のない任意の手段によって ビットをゼロにする。

図５は、本発明の好ましい実施態様によるアナログ−デジタル変換器を表わして いる。該変換器は図３に示されているアナログ−デジタル変換器を一般化したも のである。

アナログ−デジタル変換器３００は、第１のセットの２１−１個の比較器１を含 んでいる。各比較器は、電圧Ｖ、（ｉ〒１、■ ２１．、、．２　−１）と関連している。電圧Ｖ　は、Ｖ、　−Ｖ、＝Ｖ、−Ｖ 、　（ｊ−１，２１，、、，２°　−＋＋ｌ　＋　＋　ｒ刊 １）となるように間隔を置いて配置されるのが好ましい。

−の２−１個の比較器は異なる２　通りの電圧レベル（Ｎ＝１．２１．、、．２ 　）を定義している。

本発明によれば、変換器３００はｑ個の付加された比較器２０を含んでいる。こ れらの比較器の各々は、上記に述べた２１１−１通りの電圧の中からとった二つ の連続する電圧ＶＮｏとＶ（Ｎ　＋ｌ）との間にある電圧Ｗ　（ｋ＝１．２１． 、、　、Ｑ）Ｏｋ と関連している。

電圧Ｗ、は、 となるように選択されるのが好ましい。

ｑ個の付加された比較器により、レベルＮｏとレベルＮｏ＋１との間にあるＮＴ ＝ｑ＋１である中間レベルを定義することが可能になる。

本発明の第１の実施態様によれば、２進コード化回路２は、一方では２１１通り のレベルによって構成されている情報をｎビットコードに変換し、他方ではＮｌ 中間レベルによって構成されている情報をｐ−ビットコードに変換する。当業者 には周知であるように、数Ｎｌは２の累乗に等しい整数でなければならない。従 って、ｑ＝２Ｐ−１となる。

ｎビットの２進コードは出力ＳＬ、Ｓ２．、、Ｓｎで受信さｌ れ、ｎビットの２進コードは出方Ｓ　い、、ｓｒｌ＋１１で受信される。

すでに述べたものと同様に、２進コード化回路は、１から２０までの全ての整数 レベル、即ち当該領域外のレベルについてｐビットの組み合わせをゼロにするこ とを可能にする手段を含んでいる。

本発明の好ましい実施態様によれば、ｎ＝８およびｐ＝２である。

本発明の好ましい実施態様によれば、上記に述べたアナログ−デジタル変換器は 、二つの連続する整数レベルの間にあるｑ個の付加された比較器からなる単一の サブアセンブリを含んでいる。本発明が上記に記載したようないくつかの付加さ れた比較器サブアセンブリを含むアナログ−デジタル変換器にも関することは明 らかである。

本発明によれば、ｑ個の比較器サブアセンブリによって生成された付加的レベル は、上記に記載されているような二つの連続する整数レベルの間にあるか、また は一つ以上の整数レベルのいずれかの側にあってもよい。

図６は、図５に示されている変換器の応用例を表わしている。

アナログ−デジタル変換器３００は、ビデオ信号Ｓｖの直流成分の従属制御ルー プ内にある。

さらに電圧ＶＮ　に関連するレベルＮｏはビデオ信号の直流成分を表わしている 。好ましい実施態様によれば、Ｎｏ＝１６である。これは輝度信号（＋ｉｌｎ＊ Ｉ　ｄｅ　１ｗｍ１Ｉｌ＊ａｅｅ　）をサンプリングするための国際標準（標準 ４　：　２　：　２）によって現在推奨されているレベルである。しかし、例え ば色信号に相当するレベル１２８などのレベル１６とは異なるレベルも同様に選 択可能である。

好ましい実施態様においては、ｎ＝８且つＩ）＝２であると既に説明した。従っ て中間レベルは三つ（１６，２５，１６，５０，１６，７５）である。

既に述べたように、２進コード化回路２が１から２　までの全ての整数レベル、 即ち中間レベルが関係する領域の外のレベルについてｐ個のビットの組み合わせ をゼロにし得る手段を含んでいるので、ｐ個の付加的ビットの組み合わせは、非 整数の中間レベル（例えば、本発明の好ましい実施例による１６．２５．１６． ５０および１６．７５）についてのみ有効である。

本発明によれば、図６の装置は、従来技術の装置に存在する±１量子化ビットの 変動を抑制するようにビデオ信号の直流成分の制御を可能にする。このために、 従属制御ループはアナログ−デジタル変換器３００の出力でｍ＝ｎ＋ｐ個のビッ トによって構成されているコードを使用する。このコードはラッチ部３に伝送さ れる。コマンドＣ１により、入力ビデオ信号Ｓｖの黒レベルが発生する割合でラ ッチ３をサンプリングすることが可能になる。次いで、直流成分の付近で使用さ れるコードが比較器４によって基準コードＲ１と比較され、その組み合わせはｐ −ビットコードが有効である組み合わせの中の一つと同一である。

次いで比較器４から出力されたエラー信号が、例えばデジタル積分器のようなル ープフィルタ５によって、電圧の直流レベルを調整するようにデジタルエラーを 代数加算器７に印加されるアナログエラー電圧に変換するデジタル−アナログ変 換器６に伝送される。

好ましい実施態様によれば、基準コードＲ１はレベル１６゜５０に相当するもの と同一である。既に述べたように、定常状態において得られる精度は最下位ビッ トを切り換えるすることによって与えられる。従って、好ましい実施態様によれ ば、得られた精度は基準データ値Ｒ１を中心とした±０．２５ＬＳＢに等しく、 ＬＳＢはｎビットコードの最下位ビットを示す。このように、定常状態における ビデオ成分の直流レベルはスプリアス変動（ｏｓｃｉｌｌａｔｉｏｎ　ｐ＊＋■ 自Ｃ）が無くレベル１６に固定される。一般に、アナログ−デジタル変換器の精 度は±ＩＬＳＢ／２Ｐに等しい。

２　通りの組み合わせを与える従来型のｍ−ビットアナログ−デジタル変換器の 使用に、本明細書に記載されている原理を適用することが可能であることがわか る。しかしその場合、コンポーネントの製造を可能にするためのシリコン表面が かなり増大するので、その消費と同様に費用の点で大きな欠点を有する。さらに 、必ずしも変換器全体にわたって上に述べたような高精度が要求されることはな い。

ＦＩＧ、５

Claims (5)

【特許請求の範囲】
1. １．入力電圧が変動するときに異なる２ｎ通りの電圧レベルを生成することが可 能な２ｎ−１個の比較器（１）と、２ｎ通りのの電圧レベルをそれぞれがｎ個の 分解ビットを有する２ｎ通りの２進コードに変換させるための手段を含む２進コ ード化回路とを含むアナログーデジタル変換器（３００）であって、入力電圧の 少なくとも一つの変動領域に含まれている電圧をｎより多い分解ビットを有する 情報にコード化することが可能な付加手段（２０）を含み、電圧の前記一つの変 動領域または複数の変動領域が入力電圧の変動の全体を含まないことを特徴とす るアナログーデジタル変換器。
2. ２．付加手段が、第１のレベル（Ｎｏ）と第２のレベル（Ｎｏ＋１）との間にあ る２ｐ通りの電圧レベルを生成することが可能である２ｐ−１個の比較器の少な くとも１セットを含んでおり、前記第１および第２のレベルが２ｎ通りのレベル の中から選択された二つの連続するレベルであり、前記２進コード化回路（２） は、入力電圧が変換器の出力で得られる２ｎ＋２ｐ通りの組み合わせの中から取 られたｎ＋ｐ個のビットの組み合わせに変換されるように、２ｐ通りの電圧レベ ルをそれぞれがｐ個のビットの２ｐ通りの２進コードに変換させるための手段を 含むことを特徴とする請求項１に記載のアナログーデジタル変換器（３００）。
3. ３．２進コード化回路（２）が前記２ｎ通りの電圧レベルと関連する２ｎ通りの 組み合わせのｐ個のビットをゼロにさせるための手段を含むことを特徴とする請 求項２に記載のアナログーデジタル変換器。
4. ４．ビデオ信号の直流成分を従属制御するためのループであって、請求項１から ３のいずれか一項に記載のアナログーデジタル変換器を含み、核変換器は、２ｎ 通りのレベルの中から選択された第１のレベル（Ｎｏ）が前記直流成分の安定化 レベルに相当することを特徴とする制御ループ。
5. ５．アナログーデジタル変換器に結合されていると共に外部コマンド（Ｃ１）の 影響下に直流成分が発生する割合で該変換器から出力された信号をサンプリング することが可能であるラッチ（３）と、該ラッチ（３）から出力された情報を受 信して、該情報を、その組み合わせがｐ−ビットコードがゼロでない組み合わせ の中の一つと同一である基準コード（Ｒ１）と比較する比較器（４）と、該比較 器から出力された信号を受信するループフィルタ（５）と、ループフィルタ（５ ）から出力された信号をアナログエラー電圧に変換するデジタル−アナログ変換 器（６）と、直流成分のレベルを再調整するようにアナログエラー電圧を受容す る代数加算器（７）とを含むことを特徴とする請求項４に記載の制御ループ。