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Die vorliegende Erfindung betrifft einen
Analog-Digital-Wandler.
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Sie betrifft ebenfalls eine gewöhnlich
Klemmschaltung genannte Regelschleife zur
Wiederherstellung der Gleichomponente eines Videosignals.
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Die Analog-Digital-Wandler werden in der
Elektronik bei der digitalen Codierung von Informationen
verwendet.
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Ein Analog-Digital-Wandler (ADW) hat die
Aufgabe, eine analoge elektrische Größe in digitale Daten
umzuwandeln. Diese analoge elektrische Größe kann eine
Spannung oder ein Strom sein. Wie dem Fachmann bekannt
ist, bietet ein n-Bit-Analog-Digital-Wandler 2n
Kombinationen mit jeweils n Bit Auflösung. Die
Genauigkeit eines solchen Wandlers ist durch das Kippen des
niedrigstwertigen Bits, dem LSB (Least Significant Bit)
gegeben. Nach dem Stand der Technik ist diese
Genauigkeit unabhängig vom Wert der Eingangsgröße die gleiche.
Nach den gewünschten Anwendungen kann dies einen
Nachteil darstellen. Das trifft beispielsweise auf
Regelschleifen zu, die Analog-Digital-Wandler zur
Wiederherstellung der Gleichkomponente eines
Videosignals benutzen.
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Mit der Wiederherstellung der Gleichkomponente
wird bezweckt, die Bezugsgleichspannung des
Videosignals auf einen genauen Wert festzulegen. Nach diesem
Vorgang wird das Videosignal jeder Zeile auf seiner
Gleichkomponente bzw. dem Schwarzpegel abgetastet. Ein
Bruchteil jedes Abtastwertes wird entnommen und so mit
einem Bezugswert verglichen, daß ein Fehlersignal
erzeugt wird, das gegebenenfalls nach Verstärkung
wieder in das Videosignal eingeführt wird.
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Dem Fachmann sind mehrere Verfahren zur
Realisierung dieses Vorgangs bekannt, und insbesondere ein
digitales Verfahren, nach dem die Entfernung der
Gleichkomponente nach der Umwandlung des besagten
Signals in einen Digitalcode bewirkt wird.
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Wie schon vorher erwähnt, wird der am Ausgang
des Analog-Digital-Wandlers entnommene Gleichpegel dann
mit einer Genauigkeit von ± 1 LSB definiert. Die
Gleichkomponente bietet dann eine Pendelung von ± 1 Bit
Quantifizierung um die Einstellgröße herum, wodurch
ihre Stabilisierung behindert wird.
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Es ist bekannt, die Anzahl von Auflösungsbyte
eines Analog-Digital-Wandlers durch Verwendung eines
Hilfs-ADWS zum Umwandeln einer gewissen Anzahl von
niedrigwertigen Hilfsbit zu erhöhen. Es sei auf die
sogenannten Double-Flash-ADW und Teilbereichs-ADW
(siehe US-A-5 099 240) hingewiesen. Im Gegensatz zur
Erfindung haben diese ADWS eine konstante Auflösung
über den gesamten Umwandlungsbereich und sind
infolgedessen aufwendiger.
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Die Erfindung weist diesen Nachteil nicht auf.
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Die Aufgabe der vorliegenden Erfindung ist ein
Analog-Digital-Spannungswandler mit 2n - 1 Vergleichern,
die die Erzeugung von 2n unterschiedlichen
Spannungspegeln erlauben, wenn die Eingangsspannung
schwankt, und eine binäre Codierschaltung mit Mitteln
zum Umformen der 2n Spannungspegel in 2n Binärcodes
jeweils mit n Bit Auflösung, dadurch gekennzeichnet,
daß er Zusatzmittel umfaßt, die die Codierung der
Gleichspannung in mindestens einem Bereich der
Veränderung der Eingangsspannung in eine Information
mit einer Anzahl von Auflösungsbit erlauben, die höher
als n ist.
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Es sind auch logarithmische Fiash-ADW bekannt,
die eine veränderliche Auflösung über ihren
Umwandlungsbereich aufweisen (siehe US-A-4 554 671). Bei
diesem Wandlertyp gibt es keine Zusatzmittel, die nur über
einen Teil des Umwandlungsbereichs aktiv sind.
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Des weiteren ist eine Aufgabe der vorliegenden
Erfindung eine Regelschleife der Gleichkomponente eines
Videosignals, dadurch gekennzeichnet, daß sie einen
Analog-Digital-Wandler nach der Erfindung enthält.
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Ein Vorteil der Erfindung ist daher die
richtige Stabilisierung des Pegels der
Gleichkomponente.
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Weitere Merkmale und Vorteile der Erfindung
werden beim Lesen der Beschreibung einer bevorzugten
Ausführungsform anhand der beigefügten Figuren
offenbar. In den Figuren beschreibt:
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- Figur 1 einen Analog-Digital-Wandler nach dem
Stand der Technik;
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- Figur 2 eine Umwandlungskurve des in Figur 1
beschriebenen Wandlers;
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- Figur 3 ein Beispiel eines Analog-Digital-
Wandlers nach der Erfindung;
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- Figur 4 die Umwandlungskurve des in Figur 3
beschriebenen Wandlers;
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- Figur 5 einen Analog-Digital-Wandler nach der
bevorzugten Ausführungsform der Erfindung;
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- Figur 6 eine Anwendung des in Figur 3
beschriebenen Wandlers.
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In allen Figuren werden dieselben Elemente mit
denselben Bezugszeichen bezeichnet.
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Nach den beschriebenen Ausführungsformen der
Erfindung handelt es sich bei der analogen elektrischen
Eingangsgröße um eine Spannung.
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Figur 1 beschreibt einen Analog-Digital-Wandler
100 nach dem Stand der Technik. Es handelt sich um
einen dem Fachmann unter dem Namen Flash-Wandler
bekannten Wandler. Aus Gründen der Vereinfachung ist
die in Figur 1 dargestellte Vorrichtung ein 2-Bit-
Wandler, der 4 Kombinationen liefert. Wie dem Fachmann
bekannt ist, enthält dieser Wandler 3 Vergleicher 1. Im
allgemeinen enthält ein n-Bit-Wandler des Flashtyps 2n -
1 Vergleicher.
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Der Wandler der Figur 1 ist derart, daß die
Eingangs-Analogspannung V mit Hilfe von 3 Vergleichern
mit 3 Bezugsspannungen V1, V2 und V3 verglichen wird.
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Je nachdem, ob die Spannung V höher oder
niedriger als die Bezugsspannungen ist, nimmt das von
jedem Vergleicher abgegebene Signal einen ersten Wert
oder einen zweiten Wert von zwei möglichen Werten ein.
Die von den Vergleichern abgegebenen verschiedenen
Signale werden dann einer Logikschaltung 2 zugeführt,
die, wie dem Fachmann bekannt ist, erlaubt, die
Informationen, die sie in der Form von Kombinationen
von 2 Bit empfängt, binär zu codieren. Ein Bit wird am
Punkt A und das andere am Punkt B aufgenommen. Es gibt
4 Kombinationen = (0,0), (0,1), (1,0), ),(1,1).
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Figur 2 beschreibt die Umwandlungskurve des in
Figur 1 beschriebenen Wandlers.
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Diese Kurve verbindet die Eingangsspannung V
mit Binärcoden mit Rängen oder Pegeln N, wodurch diese
symbolisiert werden können. Es ist dann möglich, die
folgende Tabelle aufzustellen:
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Figur 3 stellt ein Beispiel eines Analog-
Digital-Wandlers nach einer Ausführungsform der
Erfindung dar.
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Genau wie der in Figur 1 beschriebene Wandler
100 enthält der in Figur 3 beschriebene Wandler 200 3
mit den Spannungen V1, V2 bzw. V3 verbundene
Vergleicher.
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Nach dem Ausführungsbeispiel der Erfindung
erlauben 3 Zusatzvergleicher den Vergleich der
Analogspannung V mit den Bezugsspannungen V21, V22 bzw. V23.
Diese Spannungen sind beispielsweise in dem
Zwischenraum zwischen den Spannungen V2 und V3 enthalten, so
daß:
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V3 - V23 = V23 - V22 = V22 - V21 = V21 - V2
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Eine logische Binärcodierungsschaltung 2
empfängt die von den verschiedenen Vergleichern
abgegebenen Signale. Die durch die Schaltung 2 erzeugten
Binärcodes sind Kombinationen von 4 Bit, die an Punkten
C, D, E bzw. F empfangen wurden.
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Figur 4 beschreibt die Umwandlungskurve des
Wandlers der Figur 3.
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Dadurch, daß 3 Vergleicher hinzugefügt wurden,
können 3 Zusatzpegel (2,25, 2,5, 2,75) definiert
werden, die sich zwischen den Pegeln 2 und 3 befinden.
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Nach der Erfindung wird die Genauigkeit des
Wandlers vervierfacht, wenn sich die Analogspannung V
zwischen V2 und V3 verändert, da der Wandler zwei
zusätzliche Auflösungsbit liefert.
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Man kann dann die folgende Tabelle aufstellen:
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Die an den Punkten C und D des Wandlers 200
empfangenen Binärcodes sind identisch mit den an den
Punkten A bzw. B des Wandlers 100 empfangenen
Binärcodes. Die an den Punkten E und F empfangenen
Binärcodes sind mit den durch die 3 Zusatzvergleicher
abgegebenen Informationen verbunden. Diese Vergleicher
erlauben die Erzeugung von 4 Kombinationen von jeweils
2 Bit, wenn die Spannung V zwischen den Werten V2 und
V3 liegt.
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Wenn die Spannung V weniger als V2 oder mehr
als V3 beträgt, werden die Bit durch dem Fachmann
bekannte Mittel, die daher in der vorliegenden
Beschreibung nicht wiedergegeben werden müssen, durch
die Logikschaltung 2 auf Null gesetzt.
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Figur 5 stellt einen Analog-Digital-Wandler
nach der bevorzugten Ausführungsform der Erfindung dar.
Es handelt sich um die Verallgemeinerung des in Figur 3
beschriebenen Analog-Digital-Wandlers.
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Der Analog-Digital-Wandler 300 umfaßt eine
erste Gruppe von 2n - 1 Vergleichern 1. Jeder
Vergleicher ist mit einer Spannung Vi(i = 1, 2, ..., 2n
- 1) verbunden. Die Spannungen Vi sind vorzugsweise so
beabstandet, daß:
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Vj+1 - Vj = Vj - Vj-1 (j = 1, 2,...,2n -1)
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Die 2n - 1 Vergleicher definieren 2n
unterschiedliche Spannungspegel (N = 1, 2...,2n).
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Nach der Erfindung umfaßt der Wandler 300 q
Zusatzvergleicher 20. Jeder dieser Vergleicher ist mit
einer Spannung Wk (k = 1, 2,...,q) verbunden, die
zwischen zwei aufeinanderfolgenden Spannungen VN&sub0; und
V(N&sub0; + 1) liegt, die unter den oben erwähnten 2n - 1
Spannungen gewählt werden.
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Vorzugsweise werden die Spannungen Wk so
gewählt, daß:
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V(N&sub0; + 1) - Wq = Wq - W(q-1) = ....= W2 - W1 = W1
- VN&sub0;.
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Die q Zusatzvergleicher erlauben die Definition
von NI = q + 1 Zwischenpegeln, die sich zwischen dem
Pegel N&sub0; und dem Pegel N&sub0; + 1 befinden.
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Nach der ersten Ausführungsform der Erfindung
wandelt die binäre Codierschaltung 2 einerseits die
durch die 2n Pegel gebildete Information in Codes von N
Bit und andererseits die durch die NI Zwischenpegel
gebildete Information in Codes von p Bit um. Wie dem
Fachmann bekannt ist, muß die Zahl NI eine Ganzzahl
gleich einer Potenz von 2 sein. Daraus ergibt sich q =
2P - 1.
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Die n-Bit-Binärcodes werden an den Ausgängen
S1, S2...Sn gesammelt, und die p-Bit-Binärcodes werden
an den Ausgängen Sn+1,...Sn+p gesammelt.
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Nach der schon erwähnten Art und Weise umfaßt
die binäre Codierschaltung Mittel zum Nullsetzen der
Kombinationen von p Bit für alle ganzzahligen Pegel
zwischen 1 und 2n, das heißt außerhalb der
interesierenden Zone.
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Nach der bevorzugten Ausführungsform der
Erfindung ist n = 8 und p = 2.
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Nach der bevorzugten Ausführungsform der
Erfindung umfaßt der eben beschriebene Analog-Digital-
Wandler eine einzige Teilbaugruppe von q
Zusatzvergleichern, die sich zwischen aufeinanderfolgenden
ganzzahligen Pegeln befinden. Es ist offensichtlich,
daß die Erfindung auch Analog-Digital-Wandler betrifft,
die mehrere Teilbaugruppen von Zusatzvergleichern wie
dem oben beschriebenen enthalten.
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Nach der Erfindung können sich die von einer
Teilbaugruppe von q Vergleichern erzeugten Zusatzpegel
zwischen zwei ganzzahligen aufeinanderfolgenden Pegeln
befinden, wie oben beschrieben, oder auf beiden Seiten
eines oder mehrerer ganzzahliger Pegel.
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Figur 6 stellt eine Anwendung des in Figur 5
beschriebenen Wandlers dar.
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Der Digital-Analog-Wandler 300 befindet sich in
einer Regelschleife der Gleichkomponente eines
Videosignals Sv.
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Der mit der Spannung VNo verbundene Pegel N&sub0;
stellt dann die Gleichkomponente des Videosignals dar.
Nach der bevorzugten Ausführungsform ist N&sub0; = 16. Dies
ist der zur Zeit von der internationalen Norm für
Abtastung des Luminanzsignals (Norm 4 : 2 : 2)
vorgeschlagene Pegel. Es könnte jedoch auch genausogut ein
anderer Pegel als der Pegel 16 gewählt werden,
beispielsweise der Pegel 128, der dem Chrominanzsignal
entspricht.
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Es ist schon erwähnt worden, daß nach der
bevorzugten Ausführungsform n = 8 und p = 2 ist. Die
Zwischenpegel belaufen sich dann auf 3 (16,25, 16,50,
16,75).
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Die Kombinationen von p Zusatzbit sind nur für
die nichtganzzahligen Pegel von Bedeutung
(beispielsweise 16,25, 16,50 und 16,75 nach der
bevorzugten Ausführungsform der Erfindung) weil, wie
schon erwähnt, die binäre Codierschaltung 2 Mittel zum
Nullsetzen der Kombinationen von p Bit für alle
ganzzahligen Pegel von 1 bis 2n, das heißt außerhalb der
Zone, wo die Zwischenpegel von Interesse sind, umfaßt.
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Nach der Erfindung erlaubt die Vorrichtung der
Figur 6 das Regeln der Gleichkomponente des
Videosignals
zum Unterdrücken ±1 Quantifizierung, die in den
Vorrichtungen des Standes der Technik vorliegt.
Dahingehend verwendet die Regelschleife den am Ausgang
des Digital-Analog-Wandles 300 gebildeten Code mit m =
n + p Bit. Dieser Code wird einem Logikgatter 3
zugeführt. Ein Befehl C1 erlaubt das Abtasten des
Logikgatters 3 im Raster der Erscheinung des
Schwarzpegels des Eingangsvideosignals Sv. Die um die
Gleichkomponente herum benutzten Codes werden dann
mittels des Vergleichers 4 mit einem Bezugscode R1
verglichen, dessen Kombination einer von denen gleich
ist, deren p-Bit-Code von Bedeutung sind.
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Das vom Vergleicher 4 abgegebene Fehlersignal
wird dann mittels des Schleifenfilters 5,
beispielsweise eines digitalen Integrators, auf einen
Digital-Analog-Wandler 6 übertragen, der den digitalen
Fehler in eine analoge Fehlerspannung umformt, die so
an den algebraischen Summierer angelegt wird, daß der
Spannungsgleichpegel korrigiert wird.
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Nach der bevorzugten Ausführungsform ist der
Bezugscode R1 mit dem, der dem Pegel 16,50 entspricht,
identisch. Wie schon erwähnt, wird die im
Beharrungszustand erhaltene Genauigkeit durch das Kippen der
niedrigstwertigen Bit gegeben. Nach der bevorzugten
Ausführungsform ist die erhaltene Genauigkeit daher
gleich ± 0,25 LSB rund um die Einstellgröße R1, wobei
LSB das niedrigstwertige Bit von n-Bit-Codes
bezeichnet. Im Beharrungszustand ist der Gleichpegel der
Videokomponente daher auf den Pegel 16 festgelegt, ohne
parasitäre Pendelung. Im allgemeinen ist die
Genauigkeit des Analog-Digital-Wandlers gleich ± 1 LSB/2p.
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Es ist zu bemerken, daß die Verwendung eines
herkömmlichen m-Bit-Analog-Digital-Wandlers, der 2m
Kombinationen abgibt, erlaubt, das in dieser Schrift
beschriebene Prinzip anzuwenden. Dies stellt jedoch
einen wesentlichen Nachteil in bezug auf Kosten dar, da
die Siliziumoberfläche, die die Realisation des
Bauteils erlaubt, sowie der Verbrauch bedeutend
vergrößert bzw. erhöht werden. Weiterhin ist es nicht
unbedingt erforderlich, daß die Genauigkeit auf diese
Weise auf den gesamten Wandler erweitert wird.