DE2619314C2 - - Google Patents

Description

Die Erfindung betrifft einen Analog-Digital-Umsetzer nach dem Oberbegriff des Patentanspruchs 1.

Umsetzer dieser Art ist beispielsweise durch die DE-AS 11 90 982 bekannt. Man bezeichnet sie auch als Parallel-Serien- Umsetzer, womit zum Ausdruck gebracht ist, daß es dabei um eine Mischform handelt zwischen sogenannten Parallel-Umsetzern und sogenannten Serien-Umsetzern.

Parallel-Umsetzer haben den Vorteil sehr hoher Arbeitsgeschwindigkeit, da bei ihnen das umzuwandelnde Analogsignal gleichzeitig an einer der gewünschten Bitzahl des digitalen Ausgangssignals entsprechenden Zahl von Komparatoren anliegt und direkt mit einer entsprechenden Zahl von Spannungspegel- Bezugssignalen verglichen wird. Dem Vorteil der hohen Arbeitsgeschwindigkeit steht jedoch der Nachteil gegenüber, daß solche Parallel-Umsetzer sehr aufwendig sind, da die Anzahl der benötigten Komparatoren und Spannungspegel- Bezugssignalen dem Ausdruck 2 ^K -1 entspricht, worin K die Bitzahl des digitalen Ausgangssignals bezeichnet.

Serien-Umsetzer bestehen aus einer Reihe von Komparatoren mit je zwei Eingängen, die in absteigender Reihenfolge miteinander verbunden sind, wobei zwischen jedem Komparator und dem nächstfolgenden, rangniedrigeren Komparator jeweils ein Digital-Analog-Umsetzer und ein Subtrahierglied angeordnet sind. Den Komparatoren werden von Stufe zu Stufe kleiner werdende Spannungspegel-Bezugssignale zugeführt. Der dem höchstwertigen Bit zugeordnete Komparator vergleicht das analoge Eingangssignal mit dem an ihm anliegenden Spannungspegel- Bezugssignal und liefert das höchstwertige Bits des digitalen Ausgangssignals. Jeder der genannten Digital-Analog- Umsetzer verwandelt das Ausgangssignal des bzw. jedes vorgeordneten Komparators in ein entsprechendes Analogsignal, das in dem betreffenden Subtrahierglied von dem analogen Eingangssignal abgezogen wird, so daß man ein Differenzsignal erhält, daß dann in dem nächstfolgenden Komparator mit dem an diesem anliegenden Spannungspegel- Bezugssignal verglichen wird, um das Bit mit dem nächstniedrigeren Stellenwert zu erzeugen usw. Man benötigt bei solchen Serien-Umsetzern zwar eine erheblich kleinere Zahl von Schaltungselementen und Spannungspegel-Bezugssignalen, nämlich K Komparatoren und K Spannungspegel-Bezugssignale sowie (K -1) Digital-Analog-Umsetzer und (K -1) Subtrahierglieder, jedoch ist die Arbeitsgeschwindigkeit solcher Serien-Umsetzer vergleichsweise niedrig.

Analog-Digital-Umsetzer der im Oberbegriff des Patentanspruchs 1 angegebenen Art zu stellen, wie erwähnt, eine Mischform zwischen Parallel-Umsetzern und Serien-Umsetzern dar und ermöglichen eine relativ hohe Arbeitsgeschwindigkeit bei vergleichsweise niedrigem Schaltungsaufwand.

Es hat sich jedoch gezeigt, daß bekannte Analog-Digital- Umsetzer vom Parallel-Serien-Typ den Nachteil haben, daß Ungenauigkeiten bei den Komparatoren und Spannungspegel- Bezugssignalen, insbesondere der ersten Parallel-Umsetz- Einheit, zu Fehlern führen.

Der Erfindung liegt die Aufgabe zugrunde, hier Abhilfe zu schaffen und einen Analog-Digital-Umsetzer anzugeben, der auch dann genau arbeitet, wenn die Genauigkeit der Komparatoren und/oder Spannungspegel-Bezugssignale relativ niedrig ist.

Diese Aufgabe wird durch einen Analog-Digital-Umsetzer mit den Merkmalen des Patentanspruchs 1 gelöst.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung und vorteilhafte Einzelheiten der Erfindung werden im folgenden anhand schematischer Zeichnungen an Ausführungsbeispielen näher erläutert. Es zeigt

Fig. 1 einen bekannten Analog-Digital-Umsetzer der Parallel- Serien-Bauart;

Fig. 2A eine graphische Darstellung der verschiedenen Ausgangssignale, die der Umsetzer nach Fig. 1 liefert, wenn er genau in Abhängigkeit von Änderungen des eintreffenden Videosignals oder eines anderen Analogsignals arbeitet;

Fig. 2B eine Fig. 2A ähnelnde graphische Darstellung der Ausgangssignale, die entstehen, wenn bei dem Umsetzer nach Fig. 1 Bezugssignale von den Standardpegeln abweichen;

Fig. 2C eine graphische Darstellung des Analogsignals, das aus den Ausgangssignalen nach Fig. 2B entsteht, wenn die Ausgangssignale wieder in ihre analoge Form gebracht werden, wobei diese Darstellung zur Erläuterung eines Problems dient, das sich bei dem bekannten Analog-Digital- Umsetzer ergibt;

Fig. 3 in einer Fig. 1 ähnelnden Darstellung den Aufbau einer Ausführungsform eines erfindungsgemäßen Analog-Digital- Umsetzers der Parallel-Serien-Bauart;

Fig. 4A graphische Darstellungen ähnlich denjenigen in Fig. 2B, die jedoch für den erfindungsgemäßen Umsetzer nach Fig. 3 gelten;

Fig. 4B eine graphische Darstellung des Analogsignals, das entsteht, wenn das digitale Ausgangssignal des Umsetzers nach Fig. 3 wieder in seine analoge Form gebracht wird;

Fig. 5 den Aufbau einer weiteren Ausführungsform eines erfindungsgemäßen Analog-Digital-Umsetzers der Parallel- Serien-Bauart;

Fig. 6 eine weitere Ausführungsform eines erfindungsgemäßen Analog-Digital-Umsetzers der Parallel-Serien-Bauart; und

Fig. 7 graphische Darstellungen der verschiedenen Ausgangssignale des Umsetzers nach Fig. 6 in Abhängigkeit von Änderungen des eintreffenden Analogsignals.

Bei einem bekannten Analog-Digital-Umsetzer 10 der Parallel- Serien-Bauart, wie er in Fig. 1 gezeigt ist, wird jeder abgetastete Teil eines eintreffenden Videosignals oder eines anderen Analogsignals, der einer Eingangsklemme 11 zugeführt wird, mittels zweier 4-Bit-Parallelumsetzungen, die sich nacheinander in den Einheiten 12 und 13 abspielen, in ein Digitalzeichen mit 8 Bits verwandelt.

Bei der ersten oder Grob-Parallel-Umsetzeinheit 12 zum Angeben der vier höchstwertigen Bits des Digitalzeichens von 8 Bits, wird das abgetastete eintreffende Analogsignal von der Eingangsklemme 11 aus den ersten Eingängen mehrerer je zwei Eingänge aufweisenden Grobkomparatoren 14₁ bis 14₁₅ zugeführt. Den anderen oder zweiten Eingängen dieser Komparatoren werden zugehörige Spannungspegel-Bezugssignale zugeführt, deren Größe von dem Komparator 14₁₅ aus in Richtung auf den Komparator 14₁ in gleichmäßigen Teilbeträgen E _S abnimmt. Diese Spannungspegel- Bezugssignale können durch ein entsprechendes Spannungsteilernetzwerk oder gemäß Fig. 1 durch eine Reihenschaltung aus Spannungsquellen 15₁, 15₂, 15₃... 15₁₅ erzeugt werden, von denen jede ein Potential liefert, das gleich dem betreffenden Teilbetrag E _S ist. Somit haben die Spannungspegel-Bezugssignale für die Komparatoren 14₁ bis 14₁₅ die Werte E _S , 2E _S , 3E _S ... 15E _S , so daß die Komparatoren eine erste Grobumsetzung des abgetasteten eintreffenden Analogsignals durchführen.

Die Ausgangssignale der Komparatoren 14₁ bis 14₁₅ werden einem Codierer 16 bekannter Art zugeführt, der z. B. an seinen vier Ausgängen 16₁ bis 16₄ ein binär codiertes Ausgangssignal erscheinen läßt, das die vier höchstwertigen Bits eines Digitalzeichens von 8 Bits angibt, welches das abgetastete eintreffende Analogsignal repräsentiert. Dieses codierte Ausgangssignal des Codierers 16 wird durch einen Digital-Analog-Umsetzer 17 in die analoge Form zurückverwandelt, und das so gewonnene Analogsignal wird von dem der Klemme 11 zugeführten abgetasteten eintreffenden Analogsignal in einem Subtraktionsglied 18 abgezogen, so daß man ein Differenzanalogsignal erhält, das dann in einer zweiten oder Fein-Parallel-Umsetzereinheit 13 einer Feinumsetzung unterzogen wird.

Gemäß Fig. 1 wird bei der Fein-Parallel-Umsetzeinheit 13 das von dem Subtraktionsglied 18 abgegebene Differenzanalogsignal den ersten Eingängen von je zwei Eingänge aufweisenden Feinkomparatoren 19₁ bis 19₁₅ zugeführt, während den zweiten Eingängen dieser Komparatoren Spannungspegel-Bezugssignale zugeführt werden, deren Größe von dem Komparator 19₁₅ aus in Richtung auf den Komparator 19₁ um gleichmäßige Teilbeträge E _S /16 abnimmt. Diese Spannungspegel-Bezugssignale können den letzteren Komparatoren durch ein entsprechendes Spannungsteilernetzwerk oder gemäß Fig. 1 durch eine Reihenschaltung von Spannungsquellen 20₁ bis 20₁₅ zugeführt werden, von denen jede eine Spannung bzw. ein Potential liefert, das gleich dem betreffenden einheitlichen Teilbetrag E _S /16 ist. Somit haben die den Feinkomparatoren 19₁, 19₂, 19₃... 19₁₅ zugeführten Spannungspegel-Bezugssignale die Werte E _S /16, 2E _S /16, 3E _S /16... 15E _S /16. Bei der Anordnung nach Fig. 1 ist der Umsetzbereich der Parallelumsetzeinheit 13 im wesentlichen gleich den Schritten oder Teilbeträgen E _S im Umsetzbereich der vorgeschalteten Parallelumsetzeinheit 12. Die Ausgangssignale der Feinkomparatoren werden einem Codierer 21 bekannter Art zugeführt, der an seinen Ausgängen 21₁ bis 21₄ ein entsprechendes binär codiertes Ausgangssignal erscheinen läßt, das die vier niedrigstwertigen Bits des Digitalzeichens angibt, welches das abgetastete eintreffende Analogsignal repräsentiert. Schließlich werden die vier niedrigstwertigen Bits des Digitalzeichens von den Ausgängen des Codierers 21 aus zu Ausgangsklemmen 1, 2, 3 und 4 geleitet, während die vier höchstwertigen Bits des Digitalzeichens von den Ausgängen 16₁ bis 16₄ des Codierers 16 zu den Ausgangsklemmen 5, 6, 7 und 8 geleitet werden.

Es ist ersichtlich, daß bei dem vorstehend beschriebenen bekannten Analog-Digital-Umsetzer 10 die Anzahl der Komparatoren bei jeder der Parallel-Umsetzeinheiten 12 und 13 dem Ausdruck (2 ^K -1) entspricht, in dem K die Anzahl der Bits im digitalisierten Ausgangssignal des Codierers 16 bzw. 21 bezeichnet. Entsprechend ist auch die Anzahl der Spannungsquellen, die man zur Erzeugung der Spannungspegel-Bezugssignale für die Komparatoren benötigt, bei jeder der Einheiten oder Stufen 12 und 13 durch den Ausdruck (2 ^K -1) gegeben. Hat jede der Einheiten oder Stufen 12 und 13 Ausgänge für vier Bits, benötigt man somit bei jeder Einheit oder Stufe 15 Komparatoren und 15 Spannungsquellen, wie es in Fig. 1 gezeigt ist. Müßte ein ähnliches Ausgangssignal mit 8 Bits lediglich mit Hilfe eines Analog-Digital-Umsetzers der Parallelbauart, d. h. mittels einer einzigen Parallelumsetzstufe, gewonnen werden, müßten (2⁸-1), d. h. 255 Komparatoren und ebenfalls 255 Spannungsquellen zum Erzeugen der verschiedenen Spannungspegel-Bezugssignale vorhanden sein. Somit führt die Benutzung eines solchen bekannten Analog-Digital-Umsetzers der Parallel-Serien-Bauart zu einer sehr erheblichen Verringerung der Anzahl der benötigten Schaltungselemente, und gleichzeitig läßt sich ein solcher Umsetzer mit einer relativ hohen Arbeitsgeschwindigkeit betreiben.

Solange die den Komparatoren 14₁ bis 14₁₅ der Grobumsetzeinheit oder Stufe 12 zugeführten Spannungspegel-Bezugssignale die richtigen Werte haben und diese Komparatoren die ihnen zugeführten Eingangssignale genau vergleichen, bewirken gemäß Fig. 2A die bei I dargestellten zunehmenden Werte der an die Eingangsklemme 11 angelegten eintreffenden Videosignale oder anderen Analogsignale die bei II dargestellten Änderungen der logischen Zustände der 4 digitalen Ausgangsbits des Codierers 16, d. h. der höchstwertigen Bits des digitalen Ausgangssignals, die an den Ausgangsklemmen 8, 7, 6 und 5 erscheinen. In Abhängigkeit von diesen Änderungen des digitalen Ausgangssignals des Codierers 16 variiert das analoge Ausgangssignal des Digital- Analog-Umsetzers 17 schrittweise in der bei III dargestellten Weise, wobei jede Stufe des Ausgangssignals des Umsetzers 17 einem zugehörigen Teilbetrag bzw. einer Stufe der Spannungshebel-Bezugssignale entspricht, die den Komparatoren 14₁ bis 14₁₅ zugeführt werden. Bei Änderungen des eintreffenden Analogsignals zwischen den Stufen der Spannungspegel-Bezugssignale ergibt sich für das Differenzanalogsignal, das durch das Subtraktionsglied 18 den Komparatoren 19₁ bis 19₁₅ der Feinumsetzeinheit oder Stufe 13 zugeführt wird, in der richtigen Weise der bei IV dargestellte Bereich für E _S . Bei Änderungen des eintreffenden Analogsignals zwischen zwei aufeinanderfolgenden Spannungspegel-Bezugssignalen, z. B. zwischen 3E _S und 4E _S , nehmen daher die vier niedrigstwertigen Bits des durch den Codierer 21 den Ausgangsklemmen 4, 3, 2 und 1 zugeführten digitalen Ausgangssignals die bei V dargestellten logischen Werte im Bereich von 0000 bis 1111 an, wobei das Zeichen X die logische "0" oder die logische "1" bezeichnet.

Wenn jedoch die Komparatoren 14₁ bis 14₁₅ der Grobumsetzeinheit oder -stufe 12 die ihnen zugeführten Signale nicht genau vergleichen, oder wenn die an diese Komparatoren tatsächlich angelegten Spannungspegel-Bezugssignale Werte E′ _S , 2E′ _S , 3E′ _S usw. an, die, wie in Fig. 2B bei I dargestellt, von den Sollwerten E _S , 2E _S , 3E _S usw. abweichen, entsprechen die Änderungen der logischen Zustände bei den vier höchstwertigen Bits des digitalen Ausgangssignals, wie in Fig. 2B bei II dargestellt, und die in Fig. 2B bei III dargestellten Stufen des analogen Ausgangssignals des Umsetzers 17 nicht genau der gewünschten Abstufung der Spannungspegel-Bezugssignale für die Grobumsetzstufe 12, und daher können die Differenzanalogsignale, die das Subtraktionsglied 18 den Komparatoren 19₁ bis 19₁₅ der Feinumsetzstufe 13 zuführt, den Wert E _S überschreiten oder in der in Fig. 2B bei IV dargestellten Weise negative Werte annehmen.

Aus den vorstehend genannten Gründen besteht die Gefahr, daß das Ausgangssignal des Umsetzers 10 in Form eines digitalen Zeichens mit 8 Bits nicht genau dem eintreffenden Videosignal oder einem anderen Analogsignal entspricht. Wenn das eintreffende Analogsignal z. B. einen Wert hat, der zwischen 2E _S und 2E′ _S variiert, behält das am Ausgang des Umsetzers 10 erscheinende Digitalzeichen mit 8 Bits den Wert 00011111 bei, wie es in Fig. 2B bei II und V dargestellt ist. Wenn bei dem dargestellten Beispiel das eintreffende Analogsignal einen Wert hat, der zwischen 6E′ _S und 6E _S variiert, behält das am Ausgang des Umsetzers 10 erscheinende Digitalzeichen mit 8 Bits den Wert 01100000 bei. Wird dann das digitale Ausgangssignal des Umsetzers 10 wieder in die analoge Form gebracht, entspricht daher das in Fig. 2C dargestellte resultierende Analogsignal nicht genau dem in Fig. 2B bei I dargestellten ursprünglichen eintreffenden Analogsignal.

In Fig. 3 ist eine Ausführungsform eines erfindungsgemäßen Analog- Digital-Umsetzers 10′ der Parallel-Serien-Bauart dargestellt, bei dem die Teile, welche dem vorstehend beschriebenen bekannten Umsetzer 10 nach Fig. 1 entsprechen, jeweils mit den gleichen Bezugszahlen unter Beifügung eines Kennstrichs bezeichnet sind. Der erfindungsgemäße Umsetzer 10′ ähnelt allgemein dem bekannten Umsetzer 10, doch unterscheidet er sich von letzterem dadurch, daß der Bereich der den Komparatoren 19′₁ bis 19′₁₅ der Fein-Parallel- Umsetzeinheit 13′ zugeführten Spannungspegel-Bezugssignale größer ist als die Spannungspegel-Bezugssignale, die den Komparatoren 14′₁ bis 14′ (2 ^K -1) der Grob-Parallel-Umsetzeinheit 12′ zugeführt werden, daß dieser Bereich gegenüber den Stufen oder Teilbeträgen der letzteren Bezugssignale versetzt ist, und daß die digitalen Ausgangssignale der Codierer 16′ und 21′ der Einheiten oder Stufen 12′ und 13′ z. B. in einer digitalen Addiereinrichtung 22 addiert werden, wobei dem niedrigstwertigen Bit des codierten Ausgangssignals der Grob-Parallel-Umsetzstufe 12′ das gleiche Gewicht beigemessen wird wie dem höchstwertigen Bit des codierten Ausgangssignals der nächstfolgenden oder relativ feiner arbeitenden Parallel-Umsetzstufe 13′, so daß aus dem 8 Bits enthaltenden digitalen Zeichen, das an den Ausgängen 1′ bis 8′ erscheint, d. h. dem Ergebnis der digitalen Addition, die weiter oben erläuterten Fehler beseitigt werden, die sich andernfalls als Folge von Ungenauigkeiten bezüglich der Spannungspegel-Bezugssignale und/oder bei den Vergleichsoperationen der Komparatoren, insbesondere denjenigen der Grobumsetzstufe 12′ ergeben würden.

Soll das der Eingangsklemme 11′ zugeführte abgetastete eintreffende Videosignal oder ein anderes Analogsignal in dem Umsetzer 10′ mit Hilfe zweier seriell ablaufender Parallel-Umsetzungen in ein digitales Zeichen mit 8 Bits verwandelt werden, ist die erste oder Grob-Parallel-Umsetzstufe 12′ so aufgebaut, daß sie ein Ausgangssignal mit 5 Bits liefert, während die zweite oder Fein-Parallel-Umsetzstufe 13′ so eingerichtet ist, daß sie wiederum in der dargestellten Weise ein Ausgangssignal mit 4 Bits liefert, so daß man dem niedrigstwertigen Bit des 5 Bits enthaltenden Ausgangssignals und dem höchstwertigen Bit des 4 Bits enthaltenden Ausgangssignals in der digitalen Addiereinrichtung 22 das gleiche Gewicht zuweisen kann, um das gewünschte digitale Zeichen mit 8 Bits bzw. das dem abgetasteten eintreffenden Analogsignal entsprechenden Ausgangssignal zu erhalten.

Gemäß Fig. 3 wird bei der ersten oder Grob-Parallel-Umsetzeinheit 12′ das abgetastete eintreffende Analogsignal von der Eingangsklemme 11′ aus den ersten Eingängen mehrerer jeweils zwei Eingänge aufweisenden Grobkomparatoren 14′₁ bis 14′₃₁ zugeführt, d. h. die Anzahl der Komparatoren beträgt bei der Umsetzstufe 12′ wiederum (2 ^K -1), doch hat K jetzt den Wert 5. Den zweiten Eingängen dieser Komparatoren werden zugehörige Spannungspegel-Bezugssignale zugeführt, deren Größe sich von dem Komparator 14′₃₁ aus in Richtung auf den Komparator 14′₁ in gleichmäßigen Teilbeträgen E _S verringert. Diese Spannungspegel- Bezugssignale können durch ein entsprechendes Spannungsteilernetzwerk oder gemäß Fig. 3 durch eine Reihenschaltung von Spannungsquellen 15′₁, 15′₂, 15′₃... 15′₃₁ erzeugt werden, wobei die Spannungsquelle 15′₁ eine Spannung bzw. ein Potential von z. B. (1+1/2)E _S liefert, während jede der übrigen Spannungsquellen jeweils ein Potential liefert, das gleich dem zugehörigen Teil- oder Abstufungsbetrag ist. Somit ergeben sich für die Spannungspegel-Bezugssignale, die den Komparatoren 14′₁ bis 14′₃₁ zugeführt werden, die Werte (1+1/2)E _S , (2+1/2)E _S , (3+1/2)E _S ... (31+1/2)E _S , so daß diese Komparatoren eine erste Grobumsetzung des abgetasteten eintreffenden Analogsignals bewirken.

Die Ausgangssignale der Komparatoren 14′₁ bis 14′₃₁ werden einem Codierer 16′ bekannter Art zugeführt, der an seinen fünf Ausgängen 16′₁ bis 16′₅ z. B. ein binär codiertes Ausgangssignal erscheinen läßt, das die fünf höchstwertigen Bits eines Digitalzeichens von 8 Bits angibt, welches das abgetastete eintreffende Analogsignal repräsentiert. Wie zuvor wird dieses codierte Ausgangssignal des Codierers 16′ durch einen Digital- Analog-Umsetzers 17′ in seine analoge Form zurückverwandelt, und das resultierende Analogsignal wird in einer Subtraktionsstufe 18′ von dem über die Klemme 11′ zugeführten abgetasteten eintreffenden Analogsignal abgezogen, um ein Differenz-Analogsignal zu gewinnen, das dann in der zweiten oder Fein-Parallel- Umsetzeinheit 13′ einer Feinumsetzung unterzogen wird.

Gemäß Fig. 3 wird bei der Fein-Parallel-Umsetzeinheit 13′ das der Subtraktionsstufe 18′ entnommene Differenz-Analogsignal den ersten Eingängen von (2 ^K -1) bzw. 15 Komparatoren 19′₁ bis 19′₁₅ mit je zwei Eingängen zugeführt. Bei dieser Ausführungsform der Erfindung haben die den zweiten Eingängen dieser Komparatoren zugeführten Spannungspegel-Bezugssignale Werte, die sich schrittweise um den Teilbetrag 2E _S /(2 ^K -1), d. h. um 2E _S /15, von einem maximalen Spannungspegel-Bezugssignal 2E _S für den Komparator 19′₁₅ bis auf ein kleinstes Spannungspegel-Bezugssignal 2E _S /15 für den Komparator 19′₁ verkleinern. Diese Spannungspegel- Bezugssignale können den Komparatoren der Einheit 13′ durch ein entsprechendes Spannungteilernetzwerk oder gemäß Fig. 3 durch eine Reihenschaltung aus Spannungsquellen 20′₁ bis 20′₁₅ zugeführt werden, von denen jede eine Spannung bzw. ein Potential liefert, das gleich dem Teilbetrag 2E _S /15 ist. Somit erhalten die den Feinkomparatoren 19′₁ bis 19′₁₅ zugeführten Spannungspegel- Bezugssignale die Werte 2E _S /15, 4E _S /15, 6E _S /15... 2E _S . Bei der soeben beschriebenen Anordnung ist der sich zwischen 2E _S /15 und 2E _S erstreckende Bereich der Spannungspegel-Bezugssignale, die den Feinkomparatoren 19′₁ bis 19′₁₅ der Parallel- Umsetzeinheit 13′ zugeführt werden, größer als die Abstufungen E _S der Spannungspegel-Bezugssignale, die den Komparatoren 14′₁ bis 14′₃₁ der vorgeschalteten Parallel-Umsetzstufe 12′ zugeführt werden. Außerdem ist der Bereich der bei der Umsetzeinheit oder -stufe 13′ verwendeten Spannungspegel-Bezugssignale, d. h. der Umsetzbereich dieser Stufe, gegenüber den Teilbeträgen der bei der vorgeschalteten Stufe 12′ verwendeten Spannungspegel- Bezugssignale um etwa 1/2E _S versetzt.

Die Ausgangssignale der Feinkomparatoren 19′₁ bis 19′₁₅ werden einem Codierer 21′ bekannter Art zugeführt, an dessen Ausgängen 21′₁ bis 21′₄ ein binär codiertes Ausgangssignal erscheint, das die vier niedrigstwertigen Bits des Digitalzeichens angibt, welches das abgetastete eintreffende Analogsignal repräsentiert. Schließlich werden die vier an den Ausgängen des Codierers 21′ erscheinenden niedrigstwertigen Bits und die fünf an den Ausgängen 16′₁ bis 16′₅ des Codierers 16′ erscheinenden höchstwertigen Bits den zugehörigen Eingängen des digitalen Addierers 22 zugeführt, der in der weiter oben beschriebenen Weise den an den Ausgängen 16′ und 21′₄ erscheinenden Bits das gleiche Gewicht zuweist, so daß an den Ausgängen 1′ bis 8′ das gewünschte Digitalzeichen mit 8 Bits erscheint.

Gemäß Fig. 4A liefert der erfindungsgemäße Analog-Digital-Umsetzer 10′ der Parallel-Serien-Bauart ein Digitalzeichen mit 8 Bits, das genau dem abgetasteten eintreffenden Analogsignal entspricht, und zwar selbst dann, wenn die Komparatoren 14′₁ bis 14′₃₁ der Grobumsetzstufe 12′ die ihnen zugeführten Signale nicht genau vergleichen oder wenn die Spannungspegel-Bezugssignale, die diesen Komparatoren tatsächlich zugeführt werden, Werte (1+1/2)E′ _S , (2+1/2)E′ _S , (3+1/2)E′ _S ... (31+1/2)E′ _S haben, die von den betreffenden Sollwerten um bis zu 1/2E _S abweichen können, wie es in Fig. 4A bei I dargestellt ist. Eine Zunahme der Werte des eintreffenden Videosignals oder eines anderen Analogsignals, das der Eingangsklemme 11′ zugeführt wird, wie es in Fig. 4A bei I dargestellt ist, führt dazu, daß sich die logischen Zustände bei dem 5 Bits enthaltenden digitalen Ausgangsmaterial des Codierers 16′ in der bei II dargestellten Weise ändern. In Abhängigkeit von diesen Änderungen des digitalen Ausgangssignals des Codierers 16′ ändert sich das analoge Ausgangssignal des Digital-Analog-Umsetzers 17′ in der bei III dargestellten Weise in einzelnen Schritten, wobei jeder Schritt dieses Ausgangssignals einer schrittweisen Änderung der den Komparatoren 14′₁ bis 14′₃₁ zugeführten Spannungspegel- Bezugssignale entspricht. Bei Änderungen des eintreffenden Analogsignals zwischen den Stufen der den Komparatoren der Umsetzeinheit 12′ tatsächlich zugeführten Spannungspegel- Bezugssignale liegt das Differenz-Analogsignal, das die Subtraktionsstufe 18′ den Komparatoren 19′₁ bis 19′₁₅ der Feinumsetzeinheit 13′ zuführt, stets in dem Bereich zwischen 0 und 2E _S , wie es in Fig. 4A bei IV dargestellt ist. Bei Änderungen des eintreffenden Analogsignals zwischen zwei aufeinanderfolgenden tatsächlich vorhandenen Spannungspegel-Bezugssignalen, z. B. zwischen (1+1/2)E′ _S und (2+1/2)E′ _S , liegen daher bei den vier Bits der digitalen Information, die an den Ausgängen 21′₄, 21′₃, 21′₂ und 21′₁ des Codierers 21′ erscheinen, die logischen Zustände zwischen 0000 und 1111, wie es in Fig. 4A bei V dargestellt ist.

Wird das fünfte Bits enthaltende Ausgangssignal des Codierers 16′ digital zu dem 4 Bits enthaltenden Ausgangssignal des Codierers 21′ addiert, wobei dem niedrigstwertigen Bit des Ausgangssignals des Codierers 16′ (II in Fig. 4A) das gleiche Gewicht zugewiesen wird wie dem höchstwertigen Bit aus dem Codierer 21′, ergeben sich für die 8 Bits des digitalen Ausgangssignals des Addierers 22 die in Fig. 4A bei VI angegebenen logischen Zustände. Es ist ersichtlich, daß trotz der Tatsache, daß die Spannungspegel-Bezugssignale, die den Komparatoren 14′₁ und 14′₂ der Umsetzstufe 12′ gemäß der Darstellung bei I in Fig. 4A zugeführt werden, Werte (1+1/2)E′ _S und (2+1/2)E′ _S haben, die größer sind als die beabsichtigten Werte (1+1/2)E _S und (2+1/2)E _S , bei dem 8 Bits enthaltenden Digitalzeichen, das der Addierer 22 für ein abgetastetes eintreffendes Analogsignal abgibt, welches sich z. B. über den Bereich von E _S bis 2E _S erstreckt, in der richtigen Weise die logischen Zustände zwischen 00001000 und 00001111 vorhanden sind, wie es in Fig. 4A bei VI dargestellt ist. Wird das digitale Ausgangssignal des Umsetzers 10′ danach wieder in seine analoge Form gebracht, entspricht daher das resultierende analoge Signal nach Fig. 4B genau dem in Fig. 4A bei I dargestellten ursprünglichen eintreffenden Analogsignal.

Wie erwähnt, ist bei dem vorstehend beschriebenen Umsetzer 10′ nach der Erfindung der Bereich der den Komparatoren der Feinumsetzstufe 13′ zugeführten Spannungspegel-Bezugssignale größer als die Abstufung der den Komparatoren der Grobumsetzstufe 12′ zugeführten Spannungspegel-Bezugssignale, und die ersteren Bezugssignale sind gegenüber den letzteren um 1/2E _S versetzt, um Ungenauigkeiten von bis zu 1/2E _S bei den Spannungspegel- Bezugssignalen, die den Komparatoren 14′₁ bis 14′₃₁ zugeführt werden, bzw. bei den durch diese Komparatoren durchgeführten Vergleichsvorgängen auszugleichen. Jedoch ist es unwahrscheinlich, daß diese Ungenauigkeiten den Wert von 1/2E _S erreichen, so daß es möglich ist, die beschriebene Versetzung zu verkleinern und die Anzahl der Komparatoren bei der Feinumsetzstufe 13′ entsprechend zu verringern. Wenn es z. B. erwünscht ist, Ungenauigkeiten auszugleichen, die den Wert von etwa 1/4E _S nicht überschreiten, kann man die den Komparatoren 14′₁ bis 14′₃₁ der Umsetzstufe 12′ zugeführten Spannungspegel-Bezugssignale unverändert lassen, jedoch die Umsetzstufe 13′ mit nur 13 Komparatoren 19′₁ bis 19′₁₃ versehen, denen Spannungspegel-Bezugssignale 2E _S /15, 4E _S /15, 5E _S /15... 26E _S /15 zugeführt werden. Im letzteren Fall ist der Bereich der den Komparatoren der Stufe 13′ zugeführten Spannungspegel-Bezugssignale immer noch größer als die Abstufungen der den Komparatoren der vorgeschalteten Umsetzstufe 12′ zugeführten Spannungspegel-Bezugssignale, und die ersteren Signale sind gegenüber den letzteren versetzt.

Zwar werden bei dem erfindungsgemäßen Umsetzer 10′ nur zwei seriell ablaufende Parallelumsetzungen durchgeführt, um ein 8 Bits enthaltendes Digitalzeichen oder Ausgangssignal zu gewinnen, das dem eintreffenden abgetasteten Analogsignal entspricht, doch ist zu bemerken, daß sich die Erfindung auf ähnliche Weise auch bei Analog-Digital-Umsetzern anwenden läßt, bei denen drei oder mehr Parallelumsetzungen seriell ablaufen, um z. B. ein Digitalzeichen oder Ausgangssignal mit 12 Bits zu erzeugen.

Beispielsweise zeigt Fig. 5 einen erfindungsgemäßen Analog- Digital-Umsetzer 110, der es ermöglicht, drei seriell ablaufende Parallelumsetzungen bei einem abgetasteten eintreffenden Analogsignal, das einer Eingangsklemme 111 zugeführt wird, mit Hilfe von drei Umsetzstufen 112, 113 und 114 durchzuführen. Die erste oder am gröbsten arbeitende Parallelumsetzstufe 112 kann der Stufe 12′ des beschriebenen Umsetzers 10′ entsprechen und ein 5 Bits enthaltendes digitales Ausgangssignal mit Hilfe von (2 ^K -1) bzw. 31 Grobkomparatoren liefern, denen ebenso wie bei der beschriebenen Stufe 12′ Spannungspegel-Bezugssignale (1+1/2)E _S , (2+1/2)E _S , (3+1/2)E _S ... (31+1/2)E _S zugeführt werden. Das 5 Bits enthaltende digitale Ausgangssignal der Stufe 112 wird einem Digital-Analog-Umsetzer 115 zugeführt, der ein entsprechendes Analogsignal an eine Subtraktionsstufe 116 abgibt, die dieses Signal von dem der Eingangsklemme 111 zugeführten abgetasteten eintreffenden Analogsignal subtrahiert. Das am Ausgang der Subtraktionsstufe 116 erscheinende resultierende Analog-Differenzsignal wird einer zweiten Parallelumsetzstufe 113 zugeführt, die ein dem analogen Differenzsignal entsprechendes Digitalzeichen oder Ausgangssignal mit 5 Bits liefert.

Die zweite Parallelumsetzstufe 113 kann der Stufe 112 ähneln, d. h. sie kann (2 ^K -1) bzw. 31 Komparatoren enthalten, denen das analoge Differenzsignal zugeführt wird, und die dieses Signal mit zugehörigen Spannungspegel-Bezugssignalen vergleichen. Bei der Stufe 113, die eine feinere Umsetzung bewirkt als die vorgeschaltete Stufe 112, haben jedoch die Abstufungen zwischen den aufeinanderfolgenden Spannungspegel-Bezugssignalen den Wert 2E _S /(2 ^K -1) bzw. 2E _S /31, und für das schwächste Spannungspegel- Bezugssignal gilt der Wert 3/2(2E _S /31) bzw. 3E _S /31. Somit liegen bei der zweiten Umsetzungsstufe 113 die Spannungspegel-Bezugssignale für die 31 Komparatoren im Bereich zwischen einem Minimum von 3E _S /31 und einem Maximum von (2+1/31)E _S . Daher ist der Bereich der Spannungspegel-Bezugssignale bei der zweiten Umsetzstufe 113 größer als die Abstufungen der Spannungspegel- Bezugssignale bei der vorausgehenden ersten Umsetzstufe 112, und die ersteren Signale sind gegenüber den letzteren versetzt.

Alternativ können die erste und die zweite Parallelumsetzstufe 112 und 113 den gleichen Aufbau haben, d. h. sie können mit den gleichen Spannungspegel-Bezugssignalen arbeiten, wenn man zwischen der Subtraktionsstufe 116 und der zweiten Umsetzstufe 113 einen nicht dargestellten Verstärker anordnet, dessen Verstärkungsfaktor den Wert 31/2 hat.

Das digitale 5-Bit-Ausgangssignal der ersten Grob-Parallel-Umsetzstufe 112 und das digitale 5-Bit-Ausgangssignal der feineren zweiten Parallel-Umsetzstufe 113 werden einem digitalen Addierer 117 zugeführt, und hierbei wird dem niedrigstwertigen Bit des Ausgangssignals der Stufe 112 und dem höchstwertigen Bit des Ausgangssignals der Stufe 113 das gleiche Gewicht zugewiesen, so daß am Ausgang des Addierers 117 ein digitales Ausgangssignal mit 9 Bits erscheint. Dieses Signal des Addierers 117 wird einem Digital-Analog-Umsetzer 118 zugeführt, der ein entsprechendes Analogsignal an eine Subtraktionsstufe 119 abgibt, das dort von dem der Eingangsklemme 111 zugeführten abgetasteten eintreffenden Analogsignal abgezogen wird. Die Subtraktionsstufe 119 führt das resultierende analoge Differenzsignal einer dritten bzw. am feinsten arbeitenden Parallel- Umsetzstufe 114 zu, die ein digitales Zeichen oder Ausgangssignal mit 4 Bits erzeugt, das den analogen Differenzsignal der Subtraktionsstufe 119 entspricht.

Die dritte oder Feinst-Parallel-Umsetzstufe 114, deren digitales Ausgangssignal 4 Bits enthält, kann ähnlich ausgebildet sein wie die weiter oben beschriebene Umsetzstufe 13′, d. h. sie kann (2 ^K -1) bzw. 15 Komparatoren enthalten, denen das analoge Differenzsignal der Subtraktionsstufe 119 zugeführt wird, und die dieses Signal mit den zugehörigen Spannungspegel-Bezugssignalen vergleichen. Jedoch haben bei der Stufe 114, die eine noch feinere Umsetzung durchführt als die vorausgehende Stufe 113, die Abstufungen zwischen den aufeinanderfolgenden Spannungspegel-Bezugssignalen den Wert 2(E _S /2⁵-1)/(2⁴-1) bzw. 4E _S /465, wobei das schwächste Spannungspegel-Bezugssignal bei der Stufe 114 den Wert 4E _S /465 und das stärkste Spannungspegel-Bezugssignal den Wert 15(4E _S /465) bzw. 4E _S /31 hat. Somit ist der Bereich der Spannungspegel-Bezugssignale, die den Komparatoren der dritten oder Feinst-Parallel-Umsetzstufe 114 zugeführt werden, größer als die Abstufungen der Spannungspegel-Bezugssignale, die den Komparatoren der vorausgehenden zweiten Parallelumsetzstufe 113 zugeführt werden, und die ersteren Signale sind gegenüber den letzteren versetzt.

Schließlich werden das 9 Bit enthaltende digitale Ausgangssignal der digitalen Additionsstufe 117 und das 4 Bits enthaltende digitale Ausgangssignal der dritten Stufe 114 in einem digitalen Addierer 120 digital addiert, wobei dem niedrigstwertigen Bit des Ausgangssignal des Addierers 117 das gleiche Gewicht zugewiesen wird wie dem höchstwertigen Bit im Ausgangssignal der dritten Stufe 114. Somit liefert die digitale Addition durch den Addierer 120 ein digitales 12-Bit-Ausgangssignal, das an den Ausgangsklemmen 120₁ bis 120₁₂ erscheint. Das 12 Bits enthaltende digitale Ausgangssignal des Umsetzers 110 nach der Erfindung wird in Anlehnung an die Beschreibung anhand von Fig. 3, 4A und 4B so erzeugt, daß es genau dem abgetasteten eintreffenden Analogsignal entspricht, und zwar auch dann, wenn bei den den Komparatoren zugeführten Spannungspegel-Bezugssignalen Ungenauigkeiten vorhanden sind, und/oder wenn die Komparatoren, insbesondere diejenigen der ersten Stufe 112 und der zweiten Stufe 113, ungenau arbeiten.

Bei dem weiter oben beschriebenen erfindungsgemäßen Analog- Digital-Umsetzer 10′ wird die gewünschte Versetzung des Bereichs der den Komparatoren der zweiten oder Fein-Parallel- Umsetzstufe 13′ zugeführten Spannungspegel-Bezugssignale, d. h. die Versetzung des Umsetzbereichs der Stufe 13′ gegenüber den Abstufungen der den Komparatoren der ersten oder Grob-Parallel- Umsetzstufe 12′ zugeführten Spannungspegel-Bezugssignale, dadurch erreicht, daß die Spannungspegel-Bezugssignale bei der Stufe 12′ nach oben versetzt werden, z. B. von E _S , 2E _S , 3E _S ... 31E _S zu den Werten (1+1/2)E _S , (2+1/2)E _S , (3+1/2)E _S ... (31+1/2)E _S . Ggf. lassen sich jedoch die Vorteile der Erfindung auf ähnliche Weise auch dadurch erzielen, daß man die Spannungspegel- Bezugssignale, die den Komparatoren der ersten oder Grob-Parallel- Umsetzstufe zugeführt werden, nach unten versetzt.

Gemäß Fig. 6 kann z. B. ein erfindungsgemäßer Analog-Digital- Umsetzer 210 zum Umsetzen eines einer Eingangsklemme 211 zugeführten eintreffenden Videosignals oder eines anderen Analogsignals in ein digitales Ausgangssignal mit 8 Bits eine erste oder Grob-Parallel-Umsetzstufe 212 mit Ausgängen für ein digitales 5-Bit-Signal aufweisen, die allgemein der Umsetzstufe 12′ nach Fig. 3 insofern ähnelt, als zu ihr (2⁵-1) bzw. 31 Komparatoren gehören, welche das eintreffende Analogsignal mit zugehörigen Spannungspegel-Bezugssignalen vergleichen, deren Größe in Stufen oder Teilbeträgen von E _S abnimmt. Jedoch sind bei der Umsetzstufe 212 die aufeinander folgenden Spannungspegel- Bezugssignale gegeneinander nach unten versetzt, z. B. um 1/2E _S , so daß das schwächste Bezugssignal den Wert (1-1/2)E _S bzw. 1/2E _S hat und für die übrigen Spannungspegel-Bezugssignale die Werte (2-1/2)E _S , (3-1/2)E _S ... (31-1/2)E _S gelten, wie es in Fig. 7 bei I dargestellt ist.

Das in Fig. 7 bei II dargestellte digitale 5-Bit-Ausgangssignal der Umsetzstufe 212 wird durch einen Digital-Analog-Umsetzer 217 in das in Fig. 7 bei III dargestellte Analogsignal zurückverwandelt, und das resultierende Analogsignal wird mittels einer Subtraktionsstufe 218 von dem der Klemme 211 zugeführten abgetasteten eintreffenden Analogsignal abgezogen, so daß man ein in Fig. 7 bei IV dargestelltes analoges Differenzsignal erhält. Bei dem Umsetzer 210 wird z. B. eine Vorspannung E _S dem analogen Differenzsignal aus der Subtraktionsstufe 218 durch einen Vorspannungsschieber 214 aufgedrückt, so daß man das in Fig. 7 bei V dargestellte vorspannungsverschobene analoge Differenzsignal erhält. Dieses Signal wird dann mit Hilfe der zweiten oder Fein-Parallel-Umsetzstufe 213 einer Feinumsetzung unterzogen, wobei die Stufe 213 ebenso aufgebaut sein kann wie die anhand von Fig. 3 beschriebene Stufe 13′ und ein entsprechendes, in Fig. 7 bei VI dargestelltes digitales Ausgangssignal mit 4 Bits liefert. In der Stufe 213 wird das vorspannungsverschobene analoge Differenzsignal mit Spannungspegel- Bezugssignalen verglichen, deren Größe um einheitliche Teilbeträge von z. B. 2E _S /(2 ^K -1) bzw. 2E _S /15 von einem maximalen Wert von 2E _S auf einen kleinsten Wert von 2E _S /15 abnimmt. Somit ist der Bereich der bei der Umsetzstufe 213 verwendeten Spannungspegel- Bezugssignale wiederum größer als die Abstufungen der Spannungspegel-Bezugssignale bei der vorausgehenden Umsetzstufe 212, und die ersteren Signale sind gegenüber den letzteren versetzt.

Das 5 Bits enthaltende digitale Ausgangssignal der Grobumsetzstufe 212 und das 4 Bits enthaltende digitale Ausgangssignal der Feinumsetzstufe 213 werden den zugehörigen Eingängen eines digitalen Addierers 222 zugeführt, der dem niedrigstwertigen Bit des Ausgangssignals der Stufe 212 und dem höchstwertigen Bit des Ausgangssignals der Stufe 213 das gleiche Gewicht zuweist, so daß man das in Fig. 7 bei VII dargestellte resultierende digitale Ausgangssignal mit 8 Bits erhält. Schließlich erzeugt gemäß Fig. 6 ein Generator 215 ein 4 Bits enthaltendes digitales Ausgangssignal 1000, das dem Spannungswert E _S entspricht und mittels einer digitalen Subtraktionsstufe 216 digital von dem digitalen 8-Bit-Ausgangssignal des Addierers 222 abgezogen wird, so daß man an den Ausgängen 216₁ bis 216₈ der Subtraktionsstufe das in Fig. 7 bei VIII dargestellte digitale Ausgangssignal mit 8 Bits erhält.

Gemäß Fig. 7 liefert der erfindungsgemäße Analog-Digital-Umsetzer 210 der Parallel-Serien-Bauart am Ausgang der Subtraktionsstufe 216 ein digitales Zeichen mit 8 Bits, das genau dem abgetasteten eintreffenden Analogsignal entspricht, und zwar auch dann, wenn die Komparatoren der Grob-Umsetzstufe 212 die ihnen zugeführten Signale nicht genau vergleichen oder wenn die den Komparatoren tatsächlich zugeführten Spannungspegel-Bezugssignale Werte (1-1/2)E′ _S , (2-1/2)E′ _S , (3-1/2)E′ _S . . . (31-1/2)E′ _S haben, die sich von den zugehörigen Sollwerten um 1/2E _S unterscheiden können, wie es in Fig. 7 bei I dargestellt ist. Zunehmende Werte des eintreffenden Videosignals oder eines anderen Analogsignals, das der Eingangsklemme 211 zugeführt wird (in Fig. 7 bei I dargestellt), führen zu Änderungen des logischen Zustandes des 5 Bits enthaltenden digitalen Ausgangssignals der Umsetzstufe 212, das in Fig. 7 bei II dargestellt ist. In Abhängigkeit von diesen Änderungen des digitalen Ausgangssignals der Stufe 212 variiert das analoge Ausgangssignal des Digital-Analog-Umsetzers 217 schrittweise in der in Fig. 7 bei III dargestellten Weise, wobei jede Stufe des Ausgangssignals des Umsetzers 217 der zugehörigen Abstufung der den Komparatoren der Stufe 212 zugeführten Spannungspegel-Bezugssignale entspricht. Bei Änderungen des eintreffenden Analogsignals zwischen den Abstufungen der den Komparatoren der Umsetzstufe 212 tatsächlich zugeführten Spannungspegel-Bezugssignale liegt das der Feinumsetzstufe 213 zugeführte, analoge, vorspannungsverschobene Differenzsignal stets im Bereich von 0 bis 2E _S , wie es in Fig. 7 bei V dargestellt ist. Daher liegen bei Änderungen des eintreffenden Analogsignals zwischen zwei aufeinanderfolgenden tatsächlich zugeführten Spannungspegel-Bezugssignalen, z. B. zwischen (1-1/2)E′ _S und (2-1/2)E′ _S , die logischen Zustände der vier Bits des am Ausgang der Stufe 213 erscheinenden digitalen Information im Bereich von 0000 bis 1111, wie es in Fig. 7 bei VI dargestellt ist.

Wird das 5 Bits enthaltende Ausgangssignal der Stufe 212 digital zu dem 4 Bits enthaltenden Ausgangssignal der Stufe 213 addiert, wobei dem niedrigstwertigen Bit des Ausgangssignals II der Stufe 212 das gleiche Gewicht zugewiesen wird wie dem höchstwertigen Bit des Ausgangssignals der Stufe 213, und wird das digitale Zeichen 1000 hiervon abgezogen, gelten für das resultierende digitale Ausgangssignal der Subtraktionsstufe 216 mit 8 Bits die in Fig. 7 bei VIII dargestellten logischen Werte. Obwohl die den ersten und zweiten Komparatoren der Umsetzstufe 212 tatsächlich zugeführten, in Fig. 7 bei I dargestellten Spannungspegel- Bezugssignale die Werte (1-1/2)E′ _S und (2-1/2)E′ _S haben, die jeweils größer sind als die Sollwerte (1-1/2)E _S und (2-1/2)E _S , weist das 8 Bits enthaltende digitale Zeichen, das die Subtraktionsstufe 216 für ein abgetastetes eintreffendes Analogsignal abgibt, das sich z. B. zwischen E _S und 2E _S bewegt, in der richtigen Weise die in Fig. 7 bei VIII dargestellten logischen Zustände auf, die zwischen 00001000 und 00001111 liegen. Somit entspricht das resultierende Analogsignal genau dem ursprünglichen eintreffenden Analogsignal, wenn das digitale Ausgangssignal des Umsetzers 210 danach wieder in seine analoge Form zurückverwandelt wird.

Claims (11)

1. Analog-Digital-Umsetzer
mit mehreren in Reihe angeordneten Parallel-Umsetz-Einheiten (12′, 13′), wobei diese Reihenanordnung wenigstens zwei, nämlich eine vorangehende (12′) und eine nachfolgende (13′) Parallel-Umsetz-Einheit, umfaßt, die jeweils Gruppen von Bits für ein zu erzeugendes Digitalzeichen liefern, wobei die Bits der genannten vorangehenden Parallel-Umsetz- Einheit (12′) in dem zu erzeugenden Digitalsignal höhere Wertigkeit haben als die Bits der nachfolgenden Parallel- Umsetz-Einheit (13′),
mit die einzelnen Parallel-Umsetz-Einheiten (12′, 13′) bildenden, einem erwarteten ersten Spannungsfehler ausgesetzten Komparatoren (14′₁ bis 14′₃₁ bzw. 19′₁ bis 19′₁₅) mit jeweils einem ersten und einem zweiten Eingang, denen ein von der betreffenden Parallel-Umsetz-Einheit (12′ bzw. 13′) umzusetzendes Analogsignal bzw. abgestufte Spannungspegel- Bezugssignale zuführbar sind,
mit jeweils einem Kodierer (15′, 21′) in jeder der Parallel-Umsetz-Einheiten, dem die Ausgangssignale der Komparatoren dieser Parallel-Umsetz-Einheit zuführbar sind und der aus diesen ein kodiertes Ausgangssignal (16′₁ bis 16′₅ bzw. 21′₁ bis 21′₄) erzeugt, das jeweils einer Gruppe von Bits des genannten Analogsignals entspricht,
mit einem mit den ersten Eingängen der Komparatoren der genannten vorangehenden Parallel-Umsetz-Einheit verbundenen Eingangsanschluß (11), dem ein Abtastwert eines analogen Eingangssignals zugeführt wird,
mit einem zwischen der vorangehenden (12′) und der nachfolgenden (13′) Parallel-Umsetz-Einheit angeordneten Digital-Analog-Umsetzer, der die von der vorangehenden Parallel-Umsetz-Einheit (12′) erzeugte Gruppe von Bits (16′₁ bis 16′₅, 21′₁ bis 21′₄) aufnimmt und in ein Analogsignal umsetzt, das in einer Subtrahiereinheit (18′) von dem Abtastwert des analogen Eingangssignals subtrahiert wird, derart daß ein analoges Differenzsignal entsteht, das den ersten Eingängen der Komparatoren (19′₁ bis 19′₁₅) der nachfolgenden Parallel-Umsetz-Einheit (13′) zugeführt wird,
mit einer Anzahl von einem zweiten erwarteten Spannungsfehler ausgesetzten Spannungsquellen (15′₁ bis 15′₃₁ bzw. 20′₁ bis 20′₁₅), die den zweiten Eingängen der Komparatoren der Parallel-Umsetz-Einheiten die genannten Spannungspegel- Bezugssignale zuführen, wobei die Stufen zwischen diesen Spannungspegel-Bezugssignalen für die nachfolgende Parallel-Umsetz-Einheit (13′) kleiner sind als für die vorangehende Parallel-Umsetz-Einheit (12′), wobei jedoch der von den Spannungspegel-Bezugssignalen für die nachfolgende Parallel-Umsetz-Einheit (13′) überdeckte Bereich insgesamt größer ist als die Stufen zwischen den Spannungspegel-Bezugssignalen der vorangehenden Parallel-Umsetz-Einheit (12′), sowie
mit einer digitalen Addierschaltung (22′), in der die kodierten Ausgangssignale aller Parallel-Umsetz-Einheiten (12′, 13′) derart addiert werden, daß das relativ niedrigstwertige Bit (16′₁) des kodierten Ausgangssignals der vorangehenden Parallel-Umsetz-Einheit (12′) und das relativ höchstwertige Bit (21′₄) des kodierten Ausgangssignals der nachfolgenden Parallel-Umsetz-Einheit (13′) in der Addition dasselbe Gewicht haben, dadurch gekennzeichnet,
daß das niedrigste Spannungspegel-Bezugssignal, das an dem untersten Komparator der jeweiligen vorangehenden Parallel-Umsetz-Einheit (12′) anliegt, sich von den Stufen zwischen den Spannungspegel-Bezugssignalen der übrigen Komparatoren dieser Parallel-Umsetz-Einheit um einen Wert unterscheidet, der kleiner ist als diese Stufen und größer als sowohl der erwartete erste als auch der erwartete zweite Spannungsfehler der Komparatoren bzw. Spannungsquellen, und
daß die Stufen zwischen den übrigen Spannungspegel- Bezugssignalen dieser vorangehenden Parallel-Umsetz-Einheit (12′) gleichförmig sind, so daß der Bereich der Spannungspegel- Bezugssignale für die nachfolgende Parallel-Umsetz- Einheit (13′) gegenüber den Stufen zwischen den Spannungspegel- Bezugssignale für die vorangehende Parallel-Umsetz- Einheit versetzt ist.

2. Analog-Digital-Umsetzer nach Anspruch 1, dadurch gekennzeichnet,
daß insgesamt zwei Parallel-Umsetz-Einheiten vorgesehen sind, nämlich eine erste Parallel-Umsetz-Einheit (12′) zur Grob-Umsetzung und eine zweite Parallel-Umsetz- Einheit (13′) zur Fein-Umsetzung, und
daß das niedrigste Spannungspegel-Bezugssignal, das an dem untersten Komparator (14′₁) der ersten Parallel- Umsetz-Einheit (12′) anliegt, größer ist als die Stufen zwischen den Spannungspegel-Bezugssignalen der übrigen Komparatoren der ersten Parallel-Umsetz-Einheit.

3. Analog-Digital-Umsetzer nach Anspruch 2, dadurch gekennzeichnet,
daß das niedrigste Spannungspegel-Bezugssignal, das an dem untersten Komparator (14′₁) der ersten Parallel- Umsetz-Einheit (12′) anliegt, den Wert (1+1/2)E _S hat, wobei E _S die Größe der Stufen zwischen aufeinanderfolgenden Spannungspegel- Bezugssignalen der übrigen Komparatoren der ersten Parallel-Umsetz-Einheit (12′) bezeichnet, und
daß die Stufen zwischen den an den Komparatoren (19′₁ bis 19′₁₅) der zweiten Parallel-Umsetz-Einheit (13′) anliegenden Spannungspegel- Bezugssignalen den Wert 2E _S /(2 ^K -1) haben, wobei K die Anzahl der Bits des kodierten Ausgangssignals der zweiten Parallel-Umsetz-Einheit (13′) bezeichnet.

4. Analog-Digital-Umsetzer nach Anspruch 1, dadurch gekennzeichnet,
daß insgesamt zwei Parallel-Umsetz-Einheiten vorgesehen sind, nämlich eine erste Parallel-Umsetz-Einheit (212) zur Grob-Umsetzung und eine zweite Parallel-Umsetz-Einheit (213) zur Fein-Umsetzung,
daß das niedrigste Spannungspegel-Bezugssignal (1/2 · E _S ), das an dem untersten Komparator der ersten Parallel- Umsetz-Einheit (212) anliegt, kleiner ist als die Stufen zwischen den Spannungspegel-Bezugssignalen der übrigen Komparatoren der ersten Parallel-Umsetz-Einheit,
daß eine Vorspannungsstufe (214) vorgesehen ist, die das analoge Differenzsignal um den den Stufen zwischen den Spannungspegel-Bezugssignalen der ersten Parallel-Umsetz- Einheit (212) entsprechenden Wert (E _S ) erhöht,
und daß ein Generator (215) zur Erzeugung eines den genannten Wert (E _S ) repräsentierenden Digitalsignals (1000) sowie eine Subtrahierstufe (216) vorgesehen sind, die dieses Digitalsignal (1000) vom Ausgangssignal des digitalen Addierers (222) abzieht.

5. Analog-Digital-Umsetzer nach Anspruch 4, dadurch gekennzeichnet,
daß das niedrigste Spannungspegel-Bezugssignal, das an dem untersten Komparator der ersten Parallel-Umsetz- Einheit (212) anliegt, den Wert 1/2 · E _S hat, wobei E _S die Größe der Stufen zwischen aufeinanderfolgenden Spannungspegel- Bezugssignalen der übrigen Komparatoren der ersten Parallel-Umsetz-Einheit (212) bezeichnet, und
daß die Stufen zwischen den an den Komparatoren der zweiten Parallel- Umsetz-Einheit (213) anliegenden Spannungspegel-Bezugssignalen den Wert 2E _S /(2 ^K -1) haben, wobei K die Anzahl der Bits des kodierten Ausgangssignals der zweiten Parallel-Umsetz- Einheit (213) bezeichnet.

6. Analog-Digital-Umsetzer nach Anspruch 3 oder 5, dadurch gekennzeichnet, daß das kodierte Ausgangssignal der ersten Parallel-Umsetz-Einheit (12′; 212) fünf Bits und das kodierte Ausgangssignal der zweiten Parallel-Umsetz-Einheit (13′; 213) vier Bits umfaßt, derart daß das Ausgangssignal des digitalen Addierers (22′; 222) ein 8-Bit-Signal ist.

7. Analog-Digital-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß eine erste, eine zweite und eine dritte Parallel-Umsetz-Einheit (112, 113, 114) zur Grob-Umsetzung, bzw. zur Fein-Umsetzung bzw. zur Feinst-Umsetzung des Abtastwerts des analogen Eingangssignals vorgesehen sind und daß ein erster digitaler Addierer (117) die kodierten Ausgangssignale der ersten und der Parallel-Umsetz-Einheit (112, 113) und ein zweiter digitaler Addierer (120) das digitale Ausgangssignal des ersten Addierer (117) und das kodierte Ausgangssignal der dritten Parallel-Umsetz-Einheit (114) addiert.

8. Analog-Digital-Umsetzer nach Anspruch 7, daß die Stufen (E _S ) zwischen den Spannungspegel-Bezugssignalen, die an Komparatoren der ersten Parallel-Umsetz-Einheit (112) anliegen, untereinander gleich und kleiner sind als das niedrigste Spannungspegel-Bezugssignal (1+1/2)E _S , das an dem untersten Komparator dieser ersten Parallel-Umsetz-Einheit (112) anliegt, und daß die Stufen (2E _S /(2 ^K -1)) zwischen den Spannungspegel-Bezugssignalen der Komparatoren der zweiten Parallel-Umsetz-Einheit (113) untereinander gleich und kleiner sind als das niedrigste Spannungspegel-Bezugssignal (3/2(E _S /2 ^K -1)), das an dem untersten Komparator dieser zweiten Parallel-Umsetz-Einheit (113) anliegt.

9. Analog-Digital-Umsetzer nach Anspruch 8, dadurch gekennzeichnet,
daß das niedrigste Spannungspegel-Bezugssignal, das an dem untersten Komparator der ersten Parallel-Umsetz-Einheit (112) anliegt, einen Wert von etwa (1+1/2)E _S hat, wobei E _S die Größe der Stufen zwischen aufeinanderfolgenden Spannungspegel- Bezugssignalen der übrigen Komparatoren der ersten Parallel-Umsetz-Einheit (112) bezeichnet,
daß das niedrigste Spannungspegel-Bezugssignal, das an dem untersten Komparator der zweiten Parallel-Umsetz-Einheit (113) anliegt, einen Wert von etwa (1+1/2)/(2E _S /2 ^K -1) hat, wobei K die Anzahl der Bits in dem kodierten Ausgangssignal der zweiten Parallel-Umsetz-Einheit (113) bezeichnet,
daß die Stufen zwischen den an den Komparatoren der zweiten Parallel-Umsetz-Einheit (113) anliegenden Spannungspegel- Bezugssignalen den Wert 2E _S /(2 ^K -1) haben,
daß das niedrigste Spannungspegel-Bezugssignal, das an dem untersten Komparator der dritten Parallel-Umsetz-Einheit (114) anliegt, einen Wert von etwa 2(2E _S /2 ^K -1)/(2 ^K′ -1) hat, wobei K′ die Anzahl der Bits in dem kodierten Ausgangssignal der dritten Parallel-Umsetz-Einheit (114) bezeichnet, und
daß die Stufen zwischen aufeinanderfolgenden Spannungspegel- Bezugssignalen für die Komparatoren der dritten Parallel-Umsetz-Einheit (114) im wesentlichen denselben Wert haben wie das niedrigste Spannungspegel-Bezugssignal 2(2E _S /2 ^K -1)/(2 ^K′ -1), das an dem untersten Komparator dieser dritten Parallel-Umsetz-Einheit (114) anliegt.

10. Analog-Digital-Umsetzer nach Anspruch 9, dadurch gekennzeichnet, daß die kodierten Ausgangssignale der ersten und der zweiten Parallel-Umsetz-Einheit (112 bzw. 113) jeweils 5 Bits umfassen und daß das kodierte Ausgangssignal der dritten Parallel-Umsetz-Einheit (114) vier Bits umfaßt, derart daß das Ausgangssignal des digitalen Addierers (120) ein 12-Bit-Signal ist.

11. Analog-Digital-Umsetzer nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß der Bereich der Spannungspegel-Bezugssignale für die zweite Parallel-Umsetz-Einheit (113) etwa gleich 2E _S und der Bereich der Spannungspegel-Bezugssignale für die dritte Parallel-Umsetz-Einheit (114) etwa gleich 4E _S /(2 ^K -1) ist.