DE2619314A1

DE2619314A1 - Analog-digital-umsetzer

Info

Publication number: DE2619314A1
Application number: DE19762619314
Authority: DE
Inventors: Takeshi Ninomiya
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1975-05-01
Filing date: 1976-04-30
Publication date: 1976-11-11
Also published as: FR2310036B1; AU1345376A; IT1059425B; AT356424B; ATA324776A; NL188725C; AU499985B2; CA1072685A; GB1516001A; JPS51128255A; JPS566731B2; NL188725B; FR2310036A1; DE2619314C2; NL7604702A

Description

Dipl.-Ing. H. MITSCHERLICH Ο — 8 MÖNCHEN 22 Dipl.-Ing. K. GUNSCHMANN Steinsdorfstraße 10

Dr. r.r. not. W. KÖRBER ^{φ (089)} ^²⁹⁶⁶⁸⁴ Dipl.-Ing. J. SCHMIDT-EVERS

Patentanwälte 30. April 1976

SONY CORPORATION J R 1 Q 7 1 L

7-35 Kitashinagawa
6-cliome, Shinagawa-ku
Tokio, Japan

P at e nt anmä 1 dung;

Analog-Digital-Umsetzer

Die Erfindung betrifft Analog-Digital-Umsetzer,- insbesondere solche der Parallel-Serien-Bauart, die zur Verwendung bei Bildzeitbasis-Ausgleichskreisen geeignet sind.

Es sind bereits Zeitbasis-Ausgleichskreise zum Verarbeiten von Video- oder Fernsehsignalen bekannt, die dazu dienen, Zeitbasisfehler zu beseitigen, welche im Verlauf der Aufzeichnung, Wiedergabe oder Übertragung der Signale entstehen. Bei solchen Zeitbasis-Ausgleichskreisen werden die eintreffenden Videosignale aus ihrer analogen Form in die digitale Form umgesetzt und zeitweilig gespeichert bzw. einer Speichereinheit mit einer. Taktfrequenz eingegeben, die allgemein proportional zu den Zeitbasisfehlern variiert, woraufhin die gespeicherten Signale aus, der Speichereinheit mit einer standardisierten Taktfrequenz abgerufen oder ausgelesen werden, um sie von den Zeitbasisfehlern zu befreien; schließlich werden die ausgelesenen Signale wieder aus der digitalen Form in die analoge Form umgesetzt«

Es sind bereits verschiedene Arten von Analog-Digital-Umsetzern vorgeschlagen worde, die z.B. zur Verwendung bei ZeitbasLs~Ausgleichskreisen der genannten Art bestimmt sind· Bei den in der sog. Parallelbauart ausgebildeten Analog-Digital-Umsetzern wird ein abgetastetes analoges Signal, z.B. das eintreffende Video-

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signal, einem ersten Vergleichseingang jedes von mehreren jeweils zwei Eingänge aufweisenden Komparatoren zugeführt, während den zweiten Vergleichs.eingängen dieser Komparatoren die zuge,-hörigen Spannungspegel-Bezugssignale beispielsweise von zügehörigen Spannungsquellen aus oder über ein Spannungsteilernetz-, werk zugeführt werden. Die Ausgangssignale der Komparatoren werden einem Codierer zugeführt, der ein binäres oder auf andere. Weise codiertes Ausgangssignal bzw. ein digitales Zeichen liefert, das sich aus einer vorbestimmten. Anzahl von Bits zusammensetzt. Zwar ermöglichen Analog-Digital-Umsetzer der lärallelbauart eine hohe Arbeitsgeschwindigkeit, doch haften diesen verschiedene konstruktionsbedingte Nachteile an. Erstens benötigt man bei solchen Umsetzern eine große Anzahl von Komparatoren und zugehörigen Spannungsquellen oder Widerständen als Bestandteile des Spannungsteilernetzwerks zur Erzeugung der verschiedenen Spannungspegel-Bezugssignale, Genauer gesagt entspricht bei Analog-Digital-Umsetzern der Parallelbauart die Anzahl, der benötigten Komparatoren und. der zugehörigen Spannungspegel-Bezugssignale dem Ausdruck 2-1, wobei k die Anzahl der Bits der binären Codes bezeichnet, die im Ausgangs signal des Coddörers enthalten sein sollen. Soll das Ausgangssignal des Codierers 2.B.

8 binäre Bits enthalten, benötigt man 2-1 oder 255 Komparatoren und eine entsprechende Anzahl, von Spannungsquellen. Außerdem können bei den Analog-Digital-Umsetzern der Parallelbauart bei den Komparatoren und/oder den zugehörigen Spannungspegel-Bezugssignalen auftretende Ungenauigkeiten zu Fehlern bei dem , Signal führen, das, man erhält, wenn das digitalisierte Ausgangssignals des Analog-Digital-Umsetzers danach wieder in seine analoge Form gebracht wird.

Bei anderen bekannten Analog-Digital-Umsetzern der sog. Serienbauart sind mehrere Komparatoren mit je zwei Eingängen in absteigender Reihenfolge miteinander geschaltet, zwischen jedem Komparator und dem nächstbenachbarten Komparator von niedrigerem Stellenwert sind ein Digital-Analog-Umsetzer und ein Subtrahierglied angeordnet, und den Komparatoren werden jeweils über einen

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ihrer Eingänge zugehörige Bezugssignale in Form absteigender. Spannungspegel zugeführt. Der der höchstwertigen Stelle zugeordnete Komparator vergleicht das abgetastete Analogsignal, z,.B. das eintreffende Videosignal,mit dem betreffenden Spannungspegel-Bezugssignal, um das höchstwertige Bit des gewünschten digitalen Zeichens bzw. Ausgangssignals zu erzeugen. Jeder Digital-Analog-Umsetzer verwandelt das Ausgangssignal des bzw., jedes vorgeschalteten !Comparators in ein entsprechendes Analogsignal, das dann in dem betreffenden Subtraktionsglied von dem. eintreffenden Videosignal abgezogen wird, so daß man ein Differenzsignal erhält, das, im nächsten Komparator mit dem zugehörigen Spannungspegel-Bezugssignal verglichen wird, um ein , weiteres Bit des gewünschten digitalen Ausgangssignals zu gewinnen. Bei den vorstehend kurz geschilderten Analog-Digital-Umsetzern der Serienbauart benötigt man im Vergleich zu denen , der Parallelbauart eine erheblich kleinere Anzahl an Schaltungselementen. Wenn sich das digitale Ausgangssignal z.B. aus k. binären Bits zusammensetzen soll, benötigt man bei einem Umsetzer der Serienbauart k Komparatoren, k Spannungsquellen o.dgl. für die. Spannungspegel-Bezugssignale, k-1 Digital-Analog-Umsetzer und k-1 Subtraktionsglieder. Jedoch lassen die Analpg-Digital-Umsetzer der Serienbauart keine hohe Arbeitsgeschwindigkeit zu.

Im Hinblick auf die vorstehend geschilderte Sachlage wurde bereits vorgeschlagen, ζ_ΛΒ. in der US-PS 3 860 952, einen sog* Parallel-SerienpAnalog-Digital-Umsetzer zur Verwendung bei einem Zeitbasis-Ausgleichskreis für Videosignale mit dem Ziel , zu schaffen, unter Verwendung einer kleineren Anzahl von Schaltungselementen im Vergleich zu den bekannten Analog-Digital-Umsetzern der Parallelbauart eine höhere Arbeitsgeschwindigkeit zu erreichen. Bei einem solchen bekannten Analog-Digital-Umsetzer der Parallel-Serien-Bauart wird jeder abgetastete Teil, eines eintreffenden Videosignals oder eines anderen Analogsignals mit Hilfe von zwei 4-Bit-Parallelumsetzungen, die nacheinander durchgeführt werden, in ein digitales Zeichen verwendelt.

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_ Ij- -

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Die erste Parallelumsetzung erfolgt durch mehrere Grobkompara,-toren mit ersten Eingängen zum Aufnehmen des abgetasteten eintreffenden Analogsignals und zweiten Eingängen zum Aufnehmen . von Spannungspegel-Bezugssignalen, deren Größe in relativ grossen einheitlichen Stufen abnimmt, und einem Codierer werden die Ausgangssignale der Komparatoren zugeführt, um ein codiertes Ausgangssignal zu gewinnen, das die vier höchstwertigen . Bits eines 8 Bits enthaltenden digitalen Zeichens angibt, welches das abgetastete eintreffende Analogsignal repräsentiert.. Dieses von dem Codierer nach der ersten Parallelumsetzung abgegebene Ausgangssignal wird in seine analoge Form gebracht und von dem abgetasteten eintreffenden Analogsignal subtrahiert, um ein analoges Differenzsignal zu erzeugen, das dann einer , zweiten Parallelumsetzung unterzogen wird. Diese zweite Parallelumsetzung wird durch mehrere Peinkomparatoren bewirkt, die erste Eingänge zum Aufnehmen des analogen Differenzsignals und zweite Eingänge zum Aufnehmen von Spannungspegel-Bezugssignalen haben, wobei die Größe der Bezugssignale in relativ kleinen einheitlichen Stufen oder Teilbeträgen abnimmt, und wobei das. einem Peinkomparator zugeführt maximale Spannungspegel-Bezugssignal kleiner ist als das einem Grobkomparator zugeführte kleinste Spannungspegel-Bezugssignal, und zwar um einen der genannten kleinen einheitlichen Teilbeträge. Schließlich wer.den einem Codierer die Ausgangssignale der Peinkomparatoren zugeführt, um ein codiertes Ausgangssignal zu gewinnen, das die vier niedrigstwertigen Bits des aus 8 Bits bestehenden digitalen Zeichens angibt, welches das abgetastete eintreffende Analogsignal repräsentiert.

Es hat sich jedoch, gezeigt, daß den soeben geschilderten bekannten Analog-Digital-Umsetzern der Parallel-Serien-Bauart ebenfalls Nachteile anhaften, da Ungenauigkeiten bei den Kompara- , toren, insbesondere denen für die erste ParaljLelumsetzung, und/- oder bezüglich der zugehörigen Spannungspegel-Bezugssignale zu Fehlern bei dem Signal führen können, das man erhält, wenn das digitalisierte Ausgangssignal des Analog-Digital-Umsetzers wieder

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in die analoge Form gebracht wird.

Der Erfindung IJ^t die Aufgabe zugrunde, einen verbesserten Analog-Digital-Umsetzer z.B. zur Verwendung bei einem Zeitbasis-Ausgleichskreis zu schaffen, bei dem sämtliche vorstehend geschilderten Nachteile der bekannten Analog-Digital-Umsetzer vermieden sind, der sich im Vergleich zu den bekannten Umsetzern aus relativ wenigen Schaltungselementen zusammensetzt, der sich mit einer hohen Arbeitsgeschwindigkeit betreiben läßt, der auf zuverlässige Weise ein digitalisiertes Ausgangssignal liefert, das ein abgetastetes analoges Eingangssignal genau repräsentiert, so daß das digitalisierte Ausgangssignal -nach , seiner RUckumsetzung in die analoge Form genau dem ursprünglichen. Eingangssignal entspricht, und der als sog. Parallel-Serien-Umsetzer ausgebildet ist.

Zur Lösung dieser Aufgabe ist durch die Erfindung ein Analog-Digital-Umsetzer geschaffen worden, bei dem jeder abgetastete Teil eines eintreffenden Videosignals oder eines anderen Analogsignals mit Hilfe mehrerer nacheinander ablaufender Parallelumsetzungen in ein digitales Zeichen verwandelt wird, bei dem ferner der Bereich der Spannungspegel-Bezugssignale von absteigender Größe, die den Komparatoren zugeführt werden, um eine, relativ feine Parallelumsetzung eines abgetasteten Analogsignals durchzuführen, so gewählt, ist, daß er größer ist als die Abstufungen der Spannungspegel-Bezugssignale von absteigender Größe, und daß er gegenüber den Teilbeträgen dieser Signale versetzt ist, welche Komparatoren zugeführt werden, um eine vorausgehende, vergleichsweise gröbere Parallelumsetzung durchzuführen, und bei dem die codierten Ausgangssignale der nach,-einander ablaufenden Parallelumsetzungenddigital addiert werden, wobei dem niedrigstwertigen Bit des codierten Ausgangs- , signals bei jedem vorausgehenden, relativ größeren Parallelum-. setzvorgang das gleiche Gewicht zugewiesen wird wie dem höchstwertigen Bit des codierten Ausgangssignals des nächstfolgenden, relativ feineren Parallelumsetzvorgangs, um aus dem Ergebnis die

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bei der digitalen Addition auftretenden Fehler zu entfernen,, die sich anderenfalls aus Ungenauigkeiten bezüglich der Spannungspegel-Bezugssignale und/oder der Arbeitsweise der Komparatoren ergeben wurden.

Die Erfindung und vorteilhafte Einzelheiten der Erfindung wßrden im folgenden anhand schematischer Zeichnungen an Ausführungsbeispielen näher erläutert. Es zeigt:

Fig_o 1 einen bekannten Analog-Digital-Umsetzer der Parallel-S erien-Bauart;

Fig. 2A eine graphische Darstellung der verschiedenen Ausgangssignale, die der Umsetzer nach Fig. 1 liefert, wenn er genau in Abhängigkeit von Änderungen des eintreffenden Videosignals oder eines anderen Analogsignals arbeitet ;

Fig. 2B eine Fig. 2A ähnelnde graphische Darstellung der Ausgangssignale, die entstehen, wenn bei dem Umsetzer nach Fig. 1 Bezugssignale von den Standardpegeln abweichen;

Fig. 2C eine graphische Darstellung des Analogsignals, das aus den Ausgangssignalen nach Fig. 2B entsteht, wenn die Ausgangssignale wieder in ihre analoge Form gebracht werden, wobei diese Darstellung zur Erläuterung eines . Problems dient, das sich bei dem bekannten Analog-Digital-Umsetzer ergibt;

Fig. J in einer Figo 1 ähnelnden Darstellung den Aufbau einer. Ausführungsform eines erfindungsgemäßen Analog-Digital-Umsetzers der Parallel-Serien-Bauart;

Fig. 4a graphische Darstellungen ähnlich denjenigen in Fig. 2B, die jedoch für den erfindungsgemäßen Umsetzer nach Fig· 5 gelten;

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Fig. 4B eine graphische Darstellung des Analogsignals, das. entsteht, wenn das digitale Ausgangssignals des Umsetzers nach Fig. J5 wieder in seine analoge Form gebracht wird;

Fig. 5 den Aufbau einer weiteren Ausführungsform eines er- , findungsgemäßen Analog-Digital-Umsetzers der Parallel-Serien-Bauart j

Fig. 6 eine weitere Ausführungsform eines erfindungsgemäßen Analog-Digital-Umsetzers der Parallel-Serien-Bauart; und

Pig« 7 graphische Darstellungen der verschiedenen Ausgangssignale des Umsetzers nach Fig. 6 in Abhängigkeit von Minderungen des eintreffenden Analogsignals.

Bei einem bekannten Analog-Digital-Umsetzer 10 der Parallel-Serien-Bauart, wie er in Fig. 1 gezeigt ist, wird jeder abge-, tastete Teil.eines eintreffenden Videosignals, oder eines anderen Analogsignal, der einer Eingangsklemme 11 zugeführt wird, mittels zweier 4-Bit-Parallelumsetzungen, die sich nacheinander in den Einheiten 12 und 13 abspielen, in ein Digitalzeichen mit 8 Bits verwandelt.

Bei der ersten oder Grob-Parallel-Umsetzeinheit 12 zum Angeben der vier höchstwertigen Bits des Digitalzeichens von 8 Bits, wird das.abgetastete eintreffende Analogsignal von der Eingangsklemme 11 aus den ersten Eingängen mehrerer je zwei Eingänge , aufweisenden Grobkomparatoren 14. bis 14^₁- zugeführt. Den anderen oder zweit.en Eingängen dieser Komparatoren werden zugehörige Spannungspegel-Bezugssignale zugeführt, deren Größe.von dem Komparator 14,.^ aus in Richtung auf den Komparator 14. in , gleichmäßigen Teilbeträgen E abnimmt. Diese Spannungspegel- , Bezugssignale können durch ein entsprechendes Spannungsteilernetzwerk oder gemäß Fig. 1 durch eine Reihenschaltung aus

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Spannungsquellen 15-, 15₂* 15^₅ ... 15^ erzeugt werden, von denen jede ein Potentialliefert, das gleich dem betreffenden Teilbetrag E ist. Somit haben die Spannungspegel-Bezugssignale

S „

für die Komparatoren 14. bis 14. _κ die Werte E₀, 2E , JE ...15E _s

I 1.2 SSS S

so daß die Komparatoren eine erste Grobumsetzung des abgetasteten eintreffenden Analogsignals durchführen.

Die Ausgangssignale der Komparatoren 14. bis 14.,- werden einem Codierer 1(? bekannter Art zugeführt, der z.B. an seinen vier Ausgängen 16. bis 16^ ein binär codiertes Ausgangssignal er- . scheinen läßt, das die vier höchstwertigen Bits eines Digitalzeichens von 8 Bits angibt, welches das abgetastete eintreffende Analogsignal repräsentiert. Dieses codierte Ausgangssignal des Codierers 16 wird durch einen Digital-Analog-Umsetzer 17 in die analoge Form zurückverwandelt, und das so gewonnene Analog,-signal wird von dem der Klemme 11 zugeführten abgetasteten eintreffenden Analogsignal in einem Subtraktionsglied 18 abgezogen, so daß man ein Differenzanalogsignal erhält, das dann in einer zweiten oder Fein-Parallel-Umsetzereinheit 1J einer Feinumsetzung unterzogen wird.

Gemäß Fig. 1 wird bei der Fein-Parallel-Umsetzeinheit 15 von dem Subtraktionsglied 18 abgegebene Differenzanalogsignal , den ersten,Eingängen von je zwei Eingänge aufweisenden Feinkornparatoren 19. bis 19^ zugeführt, während den zweiten Eingängen dieser Komparatoren Spannungspegel-Bezugssignale zugeführt werden, deren Größe von dem Komparator 1-9-ic aus in Richtung auf den Komparator I9. um gleichmäßige Teilbeträge E /16 abnimmt.

I S

Diese Spannungspegel-Bezugssignale können den letzteren Komparatoren durch,ein entsprechendes Spannungsteilernetzwerk oder gemäß Fig. 1 durch eine Reihenschaltung von Spannungsquellen 20. bis 2O_1C- zugeführt werden, von denen jede eine Spannung bzw. ein Potential liefert, das gleich dem betreffenden einheitlichen Teilbetrag E /ΐβ ist. Somit haben die den Feinkomparatoren

S „

19 , 19p, 19_,._e. 19-, ε zugeführten Spannungspegel-Bezugssignale die Werte E /16, 2EVi6, j5E_/i6 ... 15E_/16, Bei der Anordnung

SSo &

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nach Pig. 1 ist der Umsetzbereich der Parallelumsetzeinheit 1J5 im wesentlichen gleich den Schritten oder Teilbeträgen E im Umsetzbereich der vorgeschalteten Parallelumsetzeinheit 12. Die Ausgangssignale der Peinkomparatoren werden einem Codierer.21 bekannter Art zugeführt, der an seinen Ausgängen 21, bis 21^ ein entsprechendes binär codiertes Ausgangssignal erscheinen läßt, das die vier niedrigstwertigen Bits des Digitalzeichens angibt, welches das abgetastete eintreffende Analogsignal repräsentiert. Schließlich werden die vier niedrigstwertigen Bits des Digitalzeichens von den Ausgängen des Codierers 21 aus zu , Ausgangsklemmen 1, 2, 3 und 4 geleitet, während die vier höchstwertigen Bits des Digital zeichens von den Ausgängen 16. bis Λβ^. des Codierers 16 zu den Ausgangsklemmen 5* 6* 7 und 8 geleitet werden.

Es ist ersichtlich, daß bei dem vorstehend beschriebenen bekannten Analog-Digital-Umsetzer 10 die Anzahl der Komparatoren bei. jeder der Parallel-Umsetzeinheiten 12 und 1j5 dem Ausdruck (2 -1) entspricht, in dem K die Anzahl der Bits im digitalisierten Ausgangssignals des Codierers 16 bzw. 21 bezeichnet. Entsprechend ist auch die Anzahl der Spannungsquellen, die man zur Erzeugung der Spannungspegel-Bezugssignale für,die Komparatoren benötigt, bei jeder der Einheiten oder Stufen 12 und 1j5 durch den Ausdruck (2-1) gegeben. Hat jede der Einheiten oder Stufen 12 und 13 Ausgänge für vier Bits, benötigt man somit bei jeder Einheit oder Stufe 15 Komparatoren und 15 Spannungsquellen, wie es in Fig. 1 gezeigt ist. Müßte ein ähnliches Ausgangssignal mit 8 Bits lediglich mit Hilfe eines Analog-Digital-Umsetzers , der Parallelbauart, d.h. mittels einer einzigen Parallelumsetz-

stufe, gewonnen werden, müßten (2 -1), d.h. 255 Komparatoren und ebenfalls 255 Spannungsquellen zum Erzeugen der verschiedenen Spannungspegel-Bezugssignale vorhanden, sein. Somit führt die Benutzung eines solchen bekannten Analog-Digital-Umsetzers der Parallel-Serien-Bauart zu einer sehr erheblichen Verringerung der Anzahl der benötigten Schaltungselemente, und gleichzeitig läßt sich ein solcher Umsetzer mit einer relativ hohen Arbeitsgeschwindigkeit betreiben«,

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Solange die den Komparatoren 14. bis 14_1C- der Crrobumsetzeinheit oder Stufe 12 sugeführten Spannungspegel-Bezugssignale die richtigen Werte haben und diese Komparatoren die ihnen zugeführten Eingangs signale genau vergleichen., bewirken gemäß Fig. 2A die bei, I dargestellten zunehmenden I/erte der an die Eingangsklemme 11 angelegten eintreffenden Videosignale oder anderen Analogsignale die bei II dargestellten Änderungen der logischen Zustände der 4 digitalen Ausgangsbits des Codierers 16, d.h. der 4 höchstwertigen Bits des digitalen Ausgangssignals, die an den Ausgangsklemmen 8, 7, 6 und 5 erscheinen. In Abhängigkeit von.diesen Änderungen des digitalen Ausgangssignals des Codierers 16 variiert das analoge Ausgangssignal des Digital-Analog-Umsetzers 17 schrittweise in der bei III darge- . stellten,Weise, wobei jede Stufe des Ausgangssignals des Umsetzers 17 einem zugehörigen Teilbetrag bzw. einer Stufe der Spannungspegel-Bezugssignale entspricht, die den Komparatoren 14., bis 14-c- zugeführt werden. Bei Änderungen des eintreffenden Analogsignals zwischen den Stufen der Spannungspegel-Bezugssignale ergibt sich für das Differenzanalogsignal,,das durch das Subtraktionsglied 18 den Komparatoren 19. bis 19_1C; der Peinumsetzeinheit oder Stufe 13 zugeführt wird, in der richtigen V/eise der bei IV dargestellte Bereich für S . Bei Änderungen des eintreffenden Analogsignals zwischen zwei aufeinanderfolgenden Spannungspegel-Bezugssignalen, z.B. zwischen JE und 4E , nehmen daher die vier niedrigstwertigen.Bits des durch den Codierer 21 den Ausgangsklemmen 4, 3>, 2 und 1 zugeführten digitalen Ausgangssignals die. bei V dargestellten logischen Vierte im Bereich von 0000 bis 1111.an, wobei das Zeichen X die logische "0" oder die logische "1" bezeichnet.

Wenn jedoch die Komparatoren 14. bis 14^₁- der Grobumsetzeinheit oder -stufe 12 die ihnen zugeführten Signale nicht genau vergleichen, oder ttfenn die an diese Komparatoren tatsächlich angelegten Spannungspegel-Bezugssignale Werte E' , 2E¹ , J5E' usw.

k> O Ö

an, die, wie in Fig. 2B bei I dargestellt, von den Sollwerten E , 2E , j5E usvi_β abweichen, entsprechen die Änderungen der

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logischen Zustände bei den vier höchstwertigen Bits des digitalen Ausgabgssignals, wie in Fig· 2B bei II dargestellt, und die in Fig. 2B bei III dargestellten Stufen des analogen Ausgangssignals des Umsetzers 17 nicht genau der gewünschten Abstufung der Spannungspegel-Bezugssignale für die Grobumsetzstufe 12, und daher können die Differenzanalogsignale, die das Subtraktionsglied 18 den Koraparatoren 1SL bis 19^c der Feinumsetzstufe 13 zuführt, den Wert E überschreiten oder in der in Fig. 2B bei IV dargestellten Weise negative Werte annehmen.

Aus den vorstehend genannten Gründen besteht die Gefahr, daß das Ausgangssignal des Umsetzers 10 in Form eines digitalen Zeichens mit 8 Bits nicht genau dem eintreffenden Videosignal oder einem anderen Analogsignal entspricht. Wenn das eintreffende Analogsignal z.B. einen Wert hat, der zwischen 2E und 2E¹ variiert, behält das am Ausgang des Umsetzers 10 erscheinende Digitalzeichen mit 8 Bits den Wert 00011111 bei, wie es in Fig. 2B bei II und V dargestellt ist«, Wenn bei dem dargestellten Beispiel das eintreffende Analogsignal einen Wert hat, der zwischen.6e' und 6E variiert, behält das am Ausgang des Um-

S S

setzers 10 erscheinende Digitalzeichen mit 8 Bits den Viert 01100000 bei. Wird dann das digitale Ausgangssignal des Umsetzers 10 wieder in die analoge Form gebracht, entspricht daher das in Fig. 2C dargestellte resultierende Analogsignal nicht genau dem in Fig. 2B bei I dargestellten ursprünglichen eintreffenden Analogsignal.

In Fig. 3 ist eine Ausführungsform eines erfindungsgemäßen Analog-Digital-Umsetzers 10^f der Parallel-Serien-Bauart dargestellt, bei dem die Teile, welche dem vorstehend beschriebenen bekannten Umsetzer 10 nach Fig. 1 entsprechen, jeweils mit den gleichen Bezugszahlen unter Beifügung eines Kennstrichs bezeichnet sind. Der erfindungsgemäße Umsetzer 10' ähnelt allgemein dem bekannten Umsetzer 10, doch unterscheidet er sich von letzterem dadurch, , daß der Bereich der den Eomparatoren 19' bis 19',-, der Fein-Parallel-Umsetzeinheit 13¹ zugeführten Spannungspegel-Bezugssignale

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größer ist,als die Spannungspegel-Bezugssignale, die den Komparatoren 14^ bis 1^'(2^K-1) ^der Grob-Parallel-Umsetzeinheit 12' zugeführt werden, daß dieser Bereich gegenüber den Stufen oder Teilbeträgen der letzteren Bezugssignale versetzt ist, und daß die digitalen Ausgangssignale der Codierer 16' und 21' der Einheiten oder Stufen 12' und 15' z.B. in einer digitalen. Addiereinrichtung 22 addiert werden, wobei dem. niedrigstwertig gen Bit des codierten Ausgangssignals der Grob-Parallel-Umsetzstufe 12' das gleiche Gewicht beigemessen wird wie dem höchstwertigen Bit des codierten Ausgangssignals der nächstfolgenden oder relativ feiner arbeitenden Parallel-Umsetzstufe 1^', so daß aus dem 8 Bits enthaltenden digitalen Zeichen, das an den Ausgängen 1' bis 8' erscheint, d.h. dem Ergebnis der digitalen Addition, die weiter oben erläuterten Fehler beseitigt werden, die sich anderenfalls als Folge von Uhgenauigkeiten bezüglich der Spannungspegel-Bezugssignale und/oder bei den Vergleichs- , operationen der Komparatoren, insbesondere denjenigen der Grobumsetzstufe 12' ergeben würden.

Soll das der Eingangsklemme 11' zugeführte abgetastete eintreffende Videosignal oder ein anderes Analogsignal in dem Umsetzer 10' mit Hilfe zweier seriell ablaufender Parallel-Umsetzungen in ein digitales Zeichen, mit 8 Bits verwandelt werden, ist die erste oder Grob-Parallel-Umsetzstufe 12' so aufgebaut, daß sie ein Ausgangssignal mit 5 Bits liefert, während die zweite oder. Fein-Parallel-Umsetzstufe 15' so eingerichtet ist, daß sie wiederum in der dargestellten Weise ein Ausgangssignal mit 4 Bits liefert, so daß man dem niedrigstwertigen Bit des 5 Bits enthaltenden Ausgangssignals und dem höchstwertigen Bit des. 4 Bits enthaltenden Ausgangssignals in der digitalen Addier,-einrichtung 22 das gleiche Gewicht zuweisen kann, um das gewünschte digitale Zeichen mit 8 Bits bzw«, das dem abgetasteten eintreffenden Analogsignal entsprechende Ausgangssignal zu erhalten.

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Gemäß Pig. 3 wird bei der ersten oder Grob-Parallel-Umsetzeinheit 12' das,abgetastete eintreffende Analogsignal von der Eingangskiemrae 11' aus den ersten Eingängen mehrerer jeweils , zwei Eingänge aufweisenden Grobkomparatoren 14' bis 14' . zugeführt, d,h. die Anzahl der Komparatoren beträgt bei der Umsetzstufe 12' wiederum (2^K-1), doch hat K jetzt den Wert 5. Den zweiten Eingängen dieser Komparatoren werden zugehörige Spannungspegel-Bezugssignale zugeführt, deren Größe sich,von dem. Komparator 14^f ^^ aus in Richtung auf den Komparator 14' . in gleichmäßigen Teilbeträgen E verringert. Diese Spannungspegel-Bezugssignale können durch ein entsprechendes Spannungsteilernetzwerk oder gemäß Pig. 3 durch eine Reihenschaltung von Spannungsquellen 15¹ ^ ^. 15' ₂* 15'-z ··· 15' -** erzeugt werden, wobei die Spannungsquelle 15' eine Spannung bzw. ein Potential von z.B. (1+1/2)E_ liefert, während jede der übrigen Spannungs.-quellen jeweils ein Potential liefert, das gleich dem zugehörigen Teil- oder Abstufungsbetrag ist. Somit ergeben sich.für die Spannungspegel-Bezugssignale, die den,Komparatoren 14' bis 14', zugeführt werden, die Werte (1+1/2)E . (2+i/2)E_, 3+i/2)E ... (31+1/2)E , so daß diese Komparatoren eine erste

S S

Grobumsetzung des abgetasteten eintreffenden Analogsignals bewirken.

Die Ausgangssignale der Komparatoren 14'. bis 1^'-Z₁ werden einem Codierer 16' bekannter Art zugeführt, der an seinen fünf Ausgängen 16' bis 16',- z.B. ein binär codiertes Ausgangssignal erscheinen läßt, das die fünf höchstwertigen Bits eines Digitalzeichens von 8 Bits angibt, welches das abgetastete eintreffende Analogsignal repräsentiert. Wie zuvor wird dieseß codierte Ausgangssignal des Codierers 16' durch einen Digital-Analog-Umsetzer 17' in seine analoge Form zurückverwandelt, und das resultierende Analogsignal wird in einer Subtraktionsstufe 18' von dem über die Klemme 11' zugeführten abgetasteten eintreffenden Analogsignal abgezogen, um ein Differenz-Analog-, signal zu gewinnen, das dann in der zweiten oder Fein-Parallel-Umsetzeinheit 13' einer Peinumsetzung unterzogen wird.

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Gemäß Pig. J5 wird bei der Fein-Parallel-Umsetzeinheit 13' das der Subtraktionsstufe 18.', entnommene Differenz-Analogsignal den ersten Eingängen von (2-1) bzw. 15 Komparatoren 19' bis 19'_1fr mit je zwei Eingängen zugeführt. Bei dieser Ausführungsform . der Erfindung haben die den zweiten Eingängen dieser Komparatoren zugeführten Spannungspegel-Bezugssignale Werte, die sich schrittweise um den Teilbetrag 2E /(2^K-1), d.h. um 2E /15, von einem maximalen Spannungspegel-Bezugssignal 2E_ für den Komparator 19 _1Pr "bis auf ein kleinstes Spannungspegel-Bezugssignal

2E /15 für den Komparator 19' verkleinern. Diese Spannungspes ι

gel-Bezugssignale können den Komparatoren der Einheit 13' durch ein entsprechendes Spannungsteilernetzwerk oder gemäß Pig. J5 durch eine Reihenschaltung aus Spannungsquellen 20'. bis 20' ,-zugeführt werden, von denen jede eine Spannung bzw. ein Potential liefert, das gleich dem Teilbetrag 2Ε_σ/ΐ5 ist. Somit erhalten die. den Peinkomparatoren I9¹* bis 19'^ zugeführten Spannungspegel-Bezugssignale die Werte 2E /15, H-E /15, 6E /15 ...2E

SSS S

Bei der soeben beschriebenen Anordnung ist der sich zwischen . 2Ξ /15 und 2E erstreckende Bereich der Spannungspegel-Bezugs,-

SS , _

signale, die den Peinkomparatoren I9'.. bis 19'..,- der Parallel-Umsetzeinheit 13* zugeführt werden, größer als die Abstufungen E₀ der Spannungspegel-Bezugssignale, die den Komparatoren 14' bis 14¹^₁ der vorgeschalteten Parallel-Umsetzstufe 12' zugeführt werden..Außerdem ist der Bereich der bei der Umsetzeinheit oder -stufe 15' verwendeten Spannungspegel-Besugssignale, d.h. der Umsetzbereich dieser Stufe, gegenüber den Teilbeträgen der bei der vorgeschalteten Stufe 12' verwendeten Spannungspegel-Bezugssignale um etwa 1/2E^, versetzt.

Die Ausgangssignale der Peinkomparatoren 19^T ^ bis 19'^n werden einem Codierer 21' bekannter Art zugeführt, an dessen Ausgängen 21',. bis 21¹J, ein binär codiertes Ausgangssignal erscheint, das. die vier niedrigstwertigen Bits des Digitalzeichens angibt, wel ches das abgetastete eintreffende Analogsignal repräsentiert. Schließlich werden die vier an den Ausgängen des Codierers 2.1 ' erscheinenden niedrigstwertigen Bits und die fünf an den Aus-

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gangen 16^ bis 16' des Codierers 16' erscheinenden höchstwertigen Bits den zugehörigen Eingängen des digitalen Addierers 22 zugeführt, der.in der weiter oben beschriebenen Weise den an den Ausgängen 16'^ und 21'^ erscheinenden Bits das gleiche Gewicht zuweist, so daß an den Ausgängen 1' bis 8¹ das gewünschte Digitalzeichen mit 8 Bits erscheint.

Gemäß Fig. 4A liefert der erfindungsgemäße Analog-Digital-Umsetzer 10' der Parallel-Serien-Bauart ein Digitalzeichen mit 8 Bits, das genau dem abgetasteten eintreffenden Analogsignal entspricht, und zwar selbst dann, wenn die Komparatoren 14' bis 14'-Z₁ der Grobumsetzstufe 12' die ihnen zugefUhrten Sig-. nale nicht genau vergleichen oder wenn die Spannungspegel-Bezugssignale,,die diesen Komparatoren tatsächlich zugeführt werden, Werte (1+1/2)E'_S, (2+1/2)E'_s, (>i/2)e'_s... (31+i/2)E'_g . haben, die von den betreffenden Sollwerten um bis zu 1/2E abweichen können, wie es in Fig. 4A bei I dargestellt ist. Eine Zunahme der Werte des eintreffenden Videosignals oder eines anderen Analogsignals, das der Eingangsklemme 11' zugeführt wird, wie es in Fig. ²I-A bei I dargestellt ist, führt dazu, daß sich die logischen Zustände bei dem. 5 Bits enthaltenden digitalen Ausgangssignal des Codierers 16' in der bei II dargestellten Weise ändern. In Abhängigkeit von diesen Änderungen des digitalen Ausgangssignals des Codierers 16' ändert sich das analoge Ausgangssignal des Digital-Analog-Umsetzers 17^! in der bei III dargestellten Weise in einzelnen Schritten, wobei, jeder Schritt dieses Ausgangssignals einer schrittweisen Änderung der den Komparatoren 14'^ bis 14'^₁ zugeführten Spannungspegel-Bezugssignale entspricht. Bei Änderungen des eintreffenden Analogsignals zwischen den Stufen der den Komparatoren , der Umsetzeinheit 12' tatsächlich, zugeführten Spannungspegel-Bezugssignale liegt das Differenz-Analogsignal, das die Sub- , traktionsstufe 18¹ den Komparatoren 19'. bis 19¹^c ^de** Feinumsetzeinheit 1J¹ zuführt, stets in dem Bereich zwischen 0 und 2E , wie es in Fig. 4A bei IV dargestellt ist. Bei Änderungen des eintreffenden Analogsignals zwischen zwei aufeinanderföl-

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genden tatsächlich vorhandenen Spannungspegel-Bezugssignalen, Z₀B. zwischen (1+1/2)E' und (2+i/2)E' liegen daher bei den vier Bits der digitalen Information, die an den Ausgängen 21'u, 21¹,, 21'ρ und 21'. des Codierers 21' erscheinen, die logischen Zustände zwischen 0000 und 1111, wie es in Fig· 4A bei V dargestellt ist.

Wird das fünf Bits enthaltende Ausgangssignal des Codierers 16' digital,zu dem 4 Bits enthaltenden Ausgangssignal des Codierers 21' addiert, wobei dem niedrigstwertigen Bit des Ausgangssignals des Codierers 16' (II in Fig. 4A) das gleiche Ge-, wicht.zugewiesen wird wir dem höchstwertigen Bit aus dem Codierer 21', ergeben sich für die 8 Bits des digitalen Ausgangs- , signals des Addierers 22 die in Fig. 4A bei VI angegebenen logischen Zustände. Es ist ersichtlich, daß trotz der Tatsache, daß die Spannungspegel-Bezugssignale, die den Komparatoren 14'.. und 14' der Umsetzstufe 12' gemäß,der Darstellung bei I in Fig. 4A zugeführt werden, Werte (1+1/2)E* und (2+1/2)E' haben,

S S

die,größer sfctd als die beabsichtigten Werte (1+1/2)E und (2+i/2)E , bei dem 8 Bits enthaltenden Digitalzeichen, das der. Addierer 22 für ein abgetastetes eintreffendes Analogsignal abgibt, welches sich z.B. über den Bereich von E^ bis 2E_O erstreckt, in der richtigen Weise die logischen Zustände zwischen 00001000 und 00001111 vorhanden sind, wie es in Fig. 4A bei. VI dargestellt ist. Wird das digitale Ausgangssignal des Um- , setzers 10' danach wieder in seine analoge Form gebracht, entspricht daher das resultierende analoge Signal nach Fig. 4B genau dem in Fig« 4A bei I dargestellten ursprünglichen eintreffenden Analogsignal.

Wie erwähnt, ist bei dem vorstehend beschriebenen Umsetzer 1P' nach der Erfindung der Bereich der den Komparatoren der Fein-, umsetzstufe 13' zugeführten Spannungspegel-Bezugssignale grosser als die Abstufung der den Komparatoren der Grobumsetzstufe 12' zugeführten Spannungspegel-Bezugssignale, und die ersteren Bezugssignale sind gegenüber den letzteren um i/2E_g versetzt,

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um Ungenauigkeiten von bis zu 1/2E_ bei den Spannungspegel-Bezugssignalen, die den Komparatoren 14' bis 1^'-Z₁ zugeführt werden, bzw. bei den durch diese Komparatoren durchgeführten , ■Vergleichsvorgängen auszugleichen. Jedoch ist,es unwahrscheinlich, daß diese Ungenauigkeiten den Wert von 1/2E^, erreichen,, so daß es möglich ist, die beschriebene Versetzung zu verkleinern und die Anzahl der Komparatoren bei der Peinumsetzstufe . 1J5¹ entsprechend zu verringern. Wenn es z.B. erwünscht ist, Ungenauigkeiten auszugleichen, die den Wert von,etwa 1/4E_ nicht überschreiten, kann man die den Komparatoren 14' bis 14'.,., der Umsetzstufe 12^f zugeführten Spannungspegel-Bezugssignale , unverändert lassen,, jedoch die Umsetzstufe 1j5' mit nur .1j5 Komparatoren 19'-ι bis 19* .j·* versehen, denen, Spannungspegel-Bezugssignale 2E /15, 4e /15, 5E /15 ... 26E /15 zugeführt werden. Im letzteren Fall ist der Bereich der den Komparatoren der Stufe 1^' zugeführten Spannungspegel-Bezugssignale immer noch größer als die Abstufungen der den Komparatoren der vorgeschalteten Umsetzstufe 12' zugeführten Spannungspegel-Bezugssignale, und die ersteren Signale sind gegenüber den letzteren versetzt.

Zwar werden bei dem erfindungsgemäßen Umsetzer 10' nur zwei seriell ablaufende Parallelumsetzungen durchgeführt, um ein , 8 Bits enthaltendes Digitalzeichen oder Ausgangssignal zu gewinnen, das dem eintreffenden abgetasteten Analogsignal ent- . spricht, doch ist zu bemerken, daß sich die Erfindung auf ähnliche Weise auch bei Analog-Digital-Umsetzern anwenden läßt, bei denen drei oder mehr Parallelumsetzungen seriell ablaufen, um z.B. ein Digitalzeichen oder Ausgangssignal mit 12 Bits zu

erzeugen.

Beispielsweise zeigt Fig. 5 einen erfindungsgemäßen Analog-, Digital-Umsetzer 110, der es ermöglicht, drei seriell ablaufende Parallelumsetzungen bei einem abgetasteten eintreffenden Analogsignal, das einer Eingangsklemme 111, zugeführt wird, mit Hilfe von drei Umsetzstufen 112, II3 und 114 durchzuführen. Die erste oder am gröbsten arbeitende Parallelumsetzstufe 112 kann

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der Stufe 12^f des beschriebenen Umsetzers 10^! entsprechen und ein 5 Bits enthaltendes digitales Ausgangssignal mit Hilfe von (2 -1) bzw. 51 Grobkomparatoren liefern, denen ebenso wie bei der beschriebenen Stufe 12' Spannungspegel-Bezugssignale , (1+1/2)E_B, (2+1/2)E_s, (3+1/2)E_s ... (31+1/2)E_S zugeführt werden. Das 5 Bits enthaltende digitale Ausgangssignal der Stufe 112 wird einem Digital-Analog-Umsetzer 115 zugeführt, der ein entsprechendes Analogsignal an eine Subtraktionsstufe. Ho abgibt, die dieses Signal von dem der Eingangsklemme 111 zugeführten abgetasteten eintreffenden Analogsignal subtrahiert. Das am Ausgang der Subtraktionsstufe I16 erscheinende resultie,-rende Analog-Differenzsignal wird einer zweiten Parallelumsetzstufe 115 zugeführt, die ein dem analogen Differenzsignal entsprechendes Digitalzeichen oder Ausgangssignal mit 5 Bits liefert.

Die zweite Parallelumsetzstufe II3 kann der Stufe 112 ähneln, d.h. sie kann (2-1) bzw. 31 Xomparatoren enthalten, denen das analoge Differenzsignal zugeführt wird, und die dieses Signal mit zugehörigen Spannungspegel-Bezugssignalen vergleichen. Bei der Stufe II3, die.eine feinere Umsetzung bewirkt als die vorgeschaltete Stufe 112, haben jedoch die. Abstufungen zwischen den aufeinanderfolgenden Spannungspegel-Bezugssignalen den Wert 2E /(2-1) bzw. 2E /51, und für das schwächste Spannungspegel.-Bezugssignal gilt der Wert 3/2(2E_/5i) bzw. 3E_/51. Somit lie.-gen bei der zweiten Umsetzstufe 11j5 die Spannungspegel-Bezugssignale für die 31 Komparatoren im Bereich zwischen einem Minimum von ^E /51 und einem Maximum von (2+i/ji)E . Daher ist der Bereich der Spannungspegel-Bezugssignale bei der zweiten . Umsetzstufe 113 größer als die Abstufungen der Spannungspegel-Bezugssignale bei der vorausgehenden ersten Umsetzstufe 112, und die ersteren Signale sind gegenüber den letzteren versetzt.

Alternativ können die erste und die zweite Parallelumsetzstufe 112 und 113 den gleichen Aufbau haben, d_oh. sie können mit den gleichen Spannungspegel-Bezugssignalen arbeiten, wenn man zwi-

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sehen der Subtraktionsstufe 116 und der zweiten Umsetzstufe . 115 einen nicht dargestellten Verstärker anordnet, dessen Verstärkungsfaktor den Wert 31/2 hat.

Das digitale 5-Bit*»Ausgangssignal der ersten Grob-Parallel-Um,-setzstufe 112 und daß digitale 5-Bit-Ausgangssignal der feineren zweiten Parallel-Umsetzstufe 113 werden einem digitalen Addierer 117 zugeführt, und hierbei wird dem niedrigstwertigen Bit des Ausgangssignals der Stufe j 32 und dem höchstwertigen. Bit des Ausgangssignals der Stufe II3 das gleiche Gewicht zugewiesen, so daß am Ausgang des Addierers II7 ein digitales , Ausgangssignal mit 9 Bits erscheint· Dieses Signal des Addierers 117 wird einem Digital-Analog-Umsetzer II8 zugeführt,.der ein entsprechendes Analogsignal an eine Subtraktionsstufe II9 abgibt, das dort von dem der Eingangsklemme 111 zugeführten abgetasteten eintreffenden Analogsignal abgezogen wird· Die, Subtraktionsstufe 119 führt das resultierende analoge Diffe- . renzsignal einer dritten bzw. am feinsten arbeitenden Parallel-Umsetzstufe 114 zu, die ein digitales Zeichen oder Ausgangssignal mit 4 Bits erzeugt, das den analogen DiffereEsignal der Subtraktionsstufe 119 entspricht.

Die dritte oder Feinst-Parallel-Umsetzstufe 114, deren digitales Ausgangssignal 4 Bits enthält, kann ähnlich ausgebildet sein wie, die weiter oben beschriebene Umsetzstufe 13¹* d.h. sie kann (2-1) bzw. 15 Komparatoren enthalten, denen das analoge Differenzsignal der Subtraktionsstufe II9 zugeführt wird, und die dieses Signal mit den zugehörigen Spannungspegel-Bezugssignalen vergleichen. Jedoch haben bei der Stufe 114, die eine noch feinere Umsetzung durchführt als die vorausgehende Stufe 113* die. Abstufungen zwischen den aufeinanderfolgenden Spannungspeget-Bezugssignalen den Wert 2(2Ε_β/2⁵-ΐ)/(2*-ΐ) bzw. 4E /465, wobeidas schwächste Spannungspegel-Bezugssignal bei der Stufe 114 den Viert 4E /465 und das stärkste Spannungspegel-Bezugssignal den Wert 15(4E /465) bzw. 4E /31 hat. Somit ist der Bereich der Spannungspegel-Bezjtgssignale, die den Komparatoren der dritten

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.20- 26193 H

oder Feinst-Parallel-Umsetzstufe 114 zugeführt werden, größer als die Abstufungen der Spannungspegel-Bezugssignale, die den Komparatoren der vorausgehenden zweiten Parallelumsetzstufe 113 zugeführt werden, und die ersteren Signale sind gegenüber den letzteren versetzt.

Schließlich werden das 9 Bit enthaltende digitale Ausgangssignal· der digitaien Additionsstufe 117 und das 4 Bits enthaltende digitale Ausgangssignal der dritten Stufe 114 in einem digitalen Addierer 120 digital addiert, wobei dem,, niedrigstwertigen Bit des Ausgangssignal des Addierers 117 das gleiche Gewicht zugewiesen wird wie dem höchstwertigen Bit im Ausgangssignal der dritten Stufe 1j4. Somit liefert die digitale Addition durch den Addierer 120 ein digitales 12-Bit-Ausgangssignal, das an den Ausgangsklemmen 120. bis, 12O₁₂ erscheint. Das 12 Bits enthaltende digitale Ausgangssignal des Umsetzers 110 nach der Erfindung wird in Anlehnung an die Beschreibung anhand von Fig. J5, 4A und 4B so erzeugt, daß es genau dem abgetasteten eintreffenden Analogsignal ent-, spricht, und zwar auch dann, wenn bei den den Komparatoren zugeführten Spannungspegel-Bezugssignalen Ungenauigkeiten vor- , handen sind, und/oder wenn die Komparatoren, insbesondere diejenigen der ersten Stufe 112 und der zweiten Stufe II3, unge-.nau arbeiten.

Bei dem, weiter oben beschriebenen erfindungsgemäßen Analog,-Digital-Umsetzer 10' wird die gewünschte Versetzung des Be,-reichs der den Komparatoren der zweiten oder Fein-Parallel-Umsetzstufe 1j5^f zugeführten Spannungspegel-Bezugs signale, d.h. die Versetzung des Umsetzbereichs der Stufe 13' gegenüber den Abstufungen der den Komparatoren der ersten oder Grob-Parall,el-Umsetzstufe 12' zugeführten Spannungspegel-Bezugssignale, dadurch erreicht, daß die Spannungspegel-Bezugssignale bei der Stufe 12' nach oben versetzt werden, z.B. von E , 2E , 5E₅... 3IE zu den Werten (1+1/2)E . (2+i/2)E . (3+ΐ/2)Ε...(31+ΐ/2)Ε Ggf _β lassen sich jedoch die Vorteile der Erfindung auf ähnliche Weise auch dadurch erzielen, daß man die Spannungspegel-

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Bezugssignale, die den Komparatoren der ersten oder Grob-Parallel-Umsetzstufe zugeführt werden, nach unten versetzt.

Gemäß Fig..β kann z.B. ein erfindungsgemäßer Analog-Digital-Umsetzer 2-10 zum Umsetzen eines einer Eingangsklemme 211 zugeführten eintreffenden Videosignals oder eines anderen Analogsignals in ein digitales Ausgangssignals mit 8 Bits eine erste oder Grob-Parallel-Umsetzstufe 212 mit Ausgängen für ein digitales 5-Bit-Signal aufweisen, die allgemein der. Umsetzstufe 12^f nach Fig. 3 insofern ähnelt, als zu ihr (2^-1) bzw. 31 Komparatoren gehören, welche das eintreffende Analogsignal mit zugehörigen Spannungspegel-Bezugssignalen vergleichen, deren Größe in Stufen oder Teilbeträgen von E₀ abnimmt. Jedoch sind bei der Umsetzstufe 212 die aufeinander folgenden Spannungspegel-Bezugssignale gegeneinander nach unten versetzt, z«B. um 1/2E , so daß das schwächste Bezugssignal den Wert (1-1/2)E bzw. 1/2E_S hat und für die übrigen Spannungspegel-Bezugssignale die Werte (2~1/2)E_O, (>-i/2)E_e ... (31-1/2)Ε^ gelten, wie es

SS S

in Fig. 7 bei I dargestellt ist.

Das in Fig. 7 bei II dargestellte digitale 5-Bit-Ausgangssignal der Umsetzstufe 212 wird druch einen Digital-Analog-Umset,-zer 217 in das in Fig. 7 bei III dargestellte Analogsignal zurückverwandelt, und das resultierende Analogsignal, wird mittels einer Substraktionsstufe 218 von dem der Klemme 211 zugeführten abgetasteten eintreffenden Analogsignal abgezogen, so daß man ein in Fig. 7 bei IV dargestelltes analoges Differenzsignal erhält. Bei dem Umsetzer 210 wird z.B. eine Vorspannung E

dem analogen Differenzsignal,aus der Subtraktionsstufe 218 durch einen Vorspannungsschieber 214 aufgedrückt, so daß man das in, Fig. 7 bei V dargestellte vorspannungsverschobene analoge Differenzsignal erhält. Dieses Signal wird dann mit Hilfe der zweiten oder Fein-Parallel-Umsetzstufe 213 einer Feinumsetzung unterzogen, wobei die Stufe 213 ebenso aufgebaut sein kann . xvie die anhand von Fig. 3 beschriebene Stufe 13' und ein ent- . sprechendes, in Fig. 7 bei VI dargestelltes digitales Ausgangs-

signal mit 4 Bits liefert. In der Stufe 213 wird das vorspannungsverschobene analoge Differenzsignal mit Spannungspegel-Bezugssignalen verglichen, deren Größe um einheitliche Teilbeträge von z.B. 2E /(2 -1) bzw. 2E /15 von,einem maximalen Wert von 2E_ auf einen kleinsten Wert von 2E„/15 abnimmt. Somit ist

5 S

der Bereich der bei der Umsetzstufe 213 verwendeten Spannungspegel-Bezugssignale wiederum größer als die Abstufungen der Spannungspegel-Bezugssignale bei der vorausgehenden Umsetzstufe 212, und die ersteren Signale sind gegenüber den letzteren versetzt.

Das 5 Bits enthaltende digitale Ausgangssignal der Grobumsetzstufe 212 und das 4 Bits enthaltende digitale Ausgangssignal der Feinumsetzstufe 213 werden den zugehörigen Eingängen eines digitalen Addierers 222 zugeführt, der dem niedrigstwertigen Bit des Ausgangssignals der Stufe 212 und dem höchstwertigen Bit des Ausgangssignals der Stufe 213 das gleiche Gewicht zu-, weist, so daß man das in Fig. 7 bei VII dargestellte resultierende digitale Ausgangssignal mit 8 Bits erhält«, Schließlich erzeugt gemäß Fig. 6 ein Generator 215 ein 4 Bits enthaltendes digitales Ausgangssignal 1000, das dem Spannungswert E ent- . spricht und mittels einßr digitalen Subtraktionsstufe 216 digital von dem digitalen 8-Bit-Ausgangssignal des Addierers 222 abgezogen wird, so daß man an den Ausgängen 216. bis 216g der Subtraktionsstufe das in Fig. 7 bei VIII dargestellte digitale Ausgangssignal mit 8 Bits erhalte

Gemäß.Fig. 7 liefert, der erfindungsgemäße Analog-Digital-Umsetr zer 210 der Parallel-Serien-Bauart am Ausgang der Subtraktionsstufe 216 ein digitales Zeichen mit 8 Bits, das genau dem abgetasteten eintreffenden Analogsignal entspricht, und zwar auch dann, wenn die Komparatoren der Grob-Umsetzstufe 212 die ihnen zugeführten Signale nicht genau vergleichen oder wenn die den. Komparatoren. tatsächlich zugeführten Spannungspegel-B.ezugssignale Werte (1-1/2)E^! , (2-1/2)E'_s, (>i/2)E^f _s ... (31-1/2)E'_S

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L 23- 26 193H

haben, die sich von den zugehörigen Sollwerten um 1/2E unterscheiden können, wie es in Fig. 7 bei I dargestellt ist. Zunehmende Werte des eintreffenden Videosignals oder eines anderen Analogsignals, das der Eingangsklemme 211 zugeführt wird. (in Fig. 7 bei I dargestellt), führen zu Änderungen des logi-. sehen Zustandes des 5 Bits enthaltenden digitalen Ausgangssignals der Umsetzstufe 212, das in Fig. 7 bei II dargestellt ist» In Abhängigkeit von.diesen Änderungen des digitalen Ausgangssignals, der Stμfe 212 variiert das analoge Ausgangssignal des Digital-Analog-Umsetzers 217 schrittweise in der in Fig· 7 bei III dargestellten Weise, wobei jede Stufe des Ausgangssignals des Umsetzers 217 der zugehörigen Abstufung der den Komparatoren der Stufe 212 zugeführten Spannungspegel-Bezugssignale entspricht. Bei Änderungen des eintreffenden Analogsignals zwi-, sehen den Abstufungen der den Komparatoren der Umsetzstufe 212 tatsächlich zugeführten Spannungspegel-Bezugssignale liegt das der Feinumsetzstufe 213 zugeführte, analoge, vorspannungsverschobene Differenzsignal stets im Bereich von 0 bis 2E . wie es in Fig. 7 bei V dargestellt ist. Daher liegen bei Änderungen des eintreffenden Analogsignals zwischen zwei aufeinanderfolgenden tatsächlich zugeführten.Spannungspegel-Bezugssignalen, z.B.

zwischen (1-1/2)E* und (2-1/2)E', die logischen Zustände der

s s

vier Bits des am Ausgang der Stufe 213,erscheinenden digitalen Information im Bereich von 0000 bis 1111, wie es in Fig. 7 bei VI dargestellt ist.

Wird das 5 Bits enthaltende Ausgangssignal der Stufe 212 digital zu dem 4 Bits enthaltenden Ausgangssignal der Stufe 213 addiert, wobei,dem niedrigstwertigen Bit des Ausgangssignals II der Stufe 212 das gleiche Gewicht zugewiesen wird wie dem höchstwertigen Bit des Ausgangssignals der Stufe 213# und wird das digitale Zeichen 1000 hiervon abgezogen, gelten für das resultierende digitale Ausgangssignal der Subtraktionsstufe 216 mit 8 Bits die in Fig. 7 bei VIII dargestellten logischen Werte. Obwohl die den ersten und zweiten Komparatoren der Um,-setzstufe 212 tatsächlich zugeführten, in Fig. 7 bei I darge-

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stellten Spannungspegel-Bezugssignale die Werte (1-1/2)E'_. und (2-;j/2)E' haben, die jeweils größer sind als die Sollwerte (1-1/2)E_ und (2-i/2)E . weist das 8 Bits enthaltende , digitale Zeichen, das die Subtraktionsstufe 216 für ein abge-, tastetes eintreffendes Analogsignal abgibt, das sich z.B. zwischen E_ und 2E^ bewegt, in der richtigen Weise die 3n Fig. 7 s s

bei VIII dargestellten logischen Zustände auf, die zwischen 00001000 und 00001111 liegen. Somit entspricht das resultierende Analogsignal genau dem ursprünglichen eintreffenden Analog- , signal, wenn das digitale Ausgangssignal des Umsetzers 210 danach wieder in seine analoge Form zurückverwandelt wird.

Patentansprüche ι 609846/0783

Claims

- 25 PATENTANSPRÜCHE

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1J Analog-Digital-Umsetzer mit mehreren in Reihe geschalteten Parallelumsetzeinheiten zum Angeben zugehöriger Gruppen von abnehmende Bedeutungen aufweisenden Bits eines digitalen Zeichens, wobei jede Einheit mehrere Komparatoren mit ersten Eingängen zum Aufnehmen eines Analogsignals und zweiten Ein-, gangen aufweist, welch letztere zugehörige Spannungspegel-Bezugssignale aufnehmen, deren Größe stufenweise abnimmt, mit einem Codierer zum Aufnehmen der Ausgangssignale der Komparatoren und zum Erzeugen eines codierten Ausgangssignals, das. die betreffende Gruppe von Bits eines digitalen Zeichens angibt, welches dem von den ersten Eingängen der verschiedenen , Komparatoren aufgenommenen Analogsignal entspricht, einer. Eingangsklemme zum Aufnehmen eines abgetasteten analogen Eingangssignals, das den ersten Eingängen der Komparatoren der ersten Parallelumsetzeinheiten der genannten Reihenschaltung zugeführt wird, einem Digital-Analog-Umsetzer und einer einen Bestandteil der durch die Parallelumsetzeinheiten gebildeten Reihenschaltung gebildeten Subtraktionsstufe zum Subtrahieren eines Analogsignals, das dem codierten Ausgangssignal der . vorausgehenden Parallelumsetzeinheit entspricht, von dem ab- , getasteten analogen Eingangssignal und zum Zuführen des resultierenden analogen Differenzsignals zu den ersten Eingängen , der Komparatoren der nachfolgenden Parallelumsetzeinheit, dadurch gekennzeichnet, daß der Bereich der Spannungspegel-Bezugssignale für jede nachgeschaltete Parallelumsetzeinheit (15' ; 113, 114; 213) größer ist als die Abstufungen der Spannungspegel-Bezugssignale für die vorausgehende Parallelumsetzeinheit (12'; 112, 113; 212), wobei der Bereich der ersteren Signale gegenüber dem Bereich der letzteren,Signale versetzt ist, und daß ein digitaler Addierer (22; 117* 120; 222) vorhanden ist, der dazu dient, die,codierten,Ausgangssignale sämtlicher Parallelumsetzeinheiten (12', 13'j 112, 11j5> 114; 212, 21J) zu addieren, wobei demriedrigstwertigen Bit des codierten Ausgangssignals jeder vorausgehenden Parallelumsetz-

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einheit und dem höchstwertigen Bit des codierten Ausgangssignals jeder nachgeschalteten Parallelumsetzeinheit das gleiche Gewicht zugewiesen wird.

2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet,, daß

zu den Parallelumsetzeinheiten eine erste Grob-Parallel-Umsetzeinheit,(12¹; 212) und eine zweite Fein-Parallel-Umsetzeinheit (13'j 213) gehören, und daß die Abstufungen (E_) zwischen den aufeinanderfolgenden Spannungspegel-Bezugssignalen, die den Komparatoren der ersten Umsetzeinheit (I2^f; 212) zugeführt werden, einander gleich sind, und daß sie sich von dem kleinsten, der Spannungspegel-Bezugssignale unterscheiden, das einem Komparator (14' ) der ersten Umsetzeinheit zugeführt wird.

3. Umsetzer nach Anspruch 2,,dadurch gekennzeichnet, daß das kleinste einem Komparator (,1V₁) der ersten. Umsetzeinheit .

(12^f) zugeführte Spannungspegel-Bezugssignal ((1+1/2)E ) erheblieh größer ist als die Abstufungen (E) zwischen aufeinander-

folgenden Spannungspegel-Bezugssignalen, die den Komparatoren der ersten Umsetzeinheit (12¹) zugeführt werden.

4, Umsetzer nach Anspruch 3* dadurch gekennzeichnet, daß das kleinste der einem Komparator (1²K') der ersten Umsetzeinheit (I2^f) zugeführten Spannungspegel-Bezugssignale einen Wert von etwa (1+1/2)E_O hat, wobei E die Größe der Abstufungen zwischen aufeinanderfolgenden Spannungspegel-Bezugssignalen . bei der ersten Umsetzeinheit bezeichnet, und daß die Abstufun,-gen der den Komparatoren (19^ - 19¹^) der zweiten Umsetzeinheit (I3.¹) zugeführten Spannungspegel-Bezugssignale die Werte 2E /(2^K-1) haben, wobei K die Anzahl der Bits des digitalen Zeichens im codierten Ausgangssignal der zweiten Umsetzeinheit bezeichnet.

5_β Umsetzer nach Anspruch 4, dadurch gekennzeichnet, daß sich das codierte Ausgangssignal der ersten Umsetzeinheit (12') aus 5 Bits des digitalen Zeichens und das codierte Ausgangs-

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signal der zweiten Umsetzeinheit (13¹) ^a^s 4 Bits des gesamten digitalen Zeichens zusammensetzt, so daß das Ausgangssignal des digitalen Addierers (22) ein digitales Zeichen mit 8 Bits ist.

6. Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß das kleinste Spannungspegel-Bezugssignal einen Wert (1/2E )

hat, der erheblich kleiner ist als die Abstufungen (E_) zwischen

den aufeinanderfolgenden Spannungspegel-Bezugssignalen, die den Komparatoren der ersten Umsetzeinheit (212) zugeführt werden.

7. Umsetzer nach Anspruch 6, dadurch gekennzeichnet, daß das kleinste einem Komparator der ersten Umsetzeinheit (212) zugeführte Spannungspegel-Bezugssignal einen Wert von etwa. 1/2E hat, wobei E die Größe der Abstufungen zwischen aufeinanderfolgenden Spannungspegel-Bezugssignalen bei der ersten Umsetzeinheit bezeichnet, und wobei der Bereich der Spannungspegel-Bezugssignale bei der zweiten Umsetzeinheit (213) etwa gleich 2Ξ ist, und daß die Abstufungen der Spannungspegel-Bezugssignale bei der zweiten Umsetzstufe jeweils einen Wert

2E /(2^K-1) haben, wobei K die Anzahl der Bits des digitalen s

Zeichens in dem codierten Ausgangssignal der zweiten Umsetzstufe bezeichnet.

8. Umsetzer nach Anspruch 7* dadurch gekennzeichnet,. daß das codierte Ausgangssignal der ersten Umsetzeinheit (212) ein digitales Ausgangssignal mit 5 Bits.und das codierte Ausgangssignal der zweiten Umsetzeinheit (21J5) ein digitales Ausgangssignal mit 4 Bits ist, so daß das Ausgangssignal des digitalen Addierers (222) ein digitales Zeichen mit 8 Bits ist.

9. Umsetzer nach Anspruch 7, dadurch gekennzeichnet, daß ein Vorspannungsschieber (214) vorhanden ist, der das analoge Differenzsignal um den Wert^E^, nach oben verlagert, ferner ein

Generator. (215) für ein den Wert E^ repräsentierendes digitales

Zeichen (1000) sowie eine Subtraktionsstufe (216) zum digitalen

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Subtrahieren des den Wert E repräsentierenden digitalen Zeichens vom Ausgangssignal des digitalen Addierers (222).

10. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß zu den Parallelumsetzeinheiten je.eine erste, zweite und dritte Parallelumsetzeinheit (112, 113, 11¹O zum Durchführen einer . groben, einer feineren und einer feinsten Umsetzung des abgetasteten analogen Eingangssignals gehören, und daß die digitale Addition durch einen ersten digitalen Addierer (117) zum Addieren der codierten Ausgangssignale der ersten und der zweiten Umsetzeinheit (112, 113) sowie einen zweiten digitalen Addierer (120) zum Addieren des digitalen Ausgangssignals des ersten digitalen Addierers und des codierten Ausgangssignals der dritten Umsetzeinheit (114) durchgeführt wird_e

11. Umsetzer nach Anspruch 10, dadurch gekennzeichnet, daß die/stufungen (E ) zwischen den aufeinanderfolgenden.Spannungspegel-Bezugssignalen bei der ersten Umsetzeinheit (112) untereinander gleich sind, und daß jede Abstufung kleiner ist als das kleinste Spannungspegel-Bezugssignal ((1+1/2)E^) bei der ersten Umsetzeinheit, und daß die Abstufungen. (2E /(2 -Ί)) zwi-

sehen den aufeinanderfolgenden Spannungspegel-Bezugssignalen bei der zweiten Umsetzeinheit (113) untereinander gleich sind, .und daß jede dieser Abstufungen kleiner, ist als das kleinste Spannungspegel-Bezugssignal (3/2(2E /2 -1)) bei der zweiten Umsetzstufe.

12o Umsetzer nach Anspruch 11, dadurch gekennzeichnet, daß . das kleinste Spannungspegel-Bezugssignal bei der ersten Umsetzeinheit (112) einen Wert von etwa (1+1/2)E_S hat, wobei E die Größe der Abstufungen zwischen den aufeinanderfolgenden Span- . nungspegel-Bezugssignalen bei der ersten Umsetzeinheit bezeichnet, daß das kleinste Spannungspegel-Bezugssignal bei der zweiten Umsetzeinheit (113) einen Wert von etwa (i+i/2) (2E /2^K-1.) hat, wobei K die Anzahl der Bits in dem codierten Ausgangssig- . nal der zweiten Umsetzeinheit bezeichnet, daß jede der Abstufungen .zwischen den aufeinanderfolgenden Spannungspegei-Bezugssig-

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nalen bei der zweiten Umsetzeinheit einen Wert yon etwa 2E /(2 -1) hat, daß das kleinste.Spannungspegel-Bezugssignal bei der dritten, Umsetzeinheit (114) einen Wert von etwa 2(2E /2^K-1)/(2^K -1) hat, wobei K^! die Anzahl der Bits in dem codierten Ausgangssignal der dritten Umsetzstufe bezeichnet, und daß di.e Abstufungen zwischen den aufeinanderfolgenden Spannungspegel-Bezugssignalen bei der dritten Umsetzeinheit jeweils, im wesentlichen gleich dem Wert des kleinsten Spannungspegel-Bezugssignals bei der dritten Umsetzeinheit sind,

13. Umsetzer nach Anspruch 12, dadurch gekennzeichnet, daß es sich bei den codierten Ausgangssignalen der ersten Umsetzeinheit (112) und der zweiten Umsetzeinheit (11J?) jeweils um. Zeichen mit 5 Bits handelt, und.daß das codierte Ausgangssignal der dritten Umsetzeinheit (114) ein Zeichen mit 4 Bits ist, so daß das Ausgangssignal des zweiten digitalen Addierers (120) ein digitales Zeichen mit 12 Bits ist.

14. Umsetzer nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß der Bereich der.Spannungspegel-Bezugssignale bei der zweiten Umsetzeinheit (1,13) annähernd gleich 2E„ und der Be- . reich der,Spannungspegel-Bezugssignale, bei der dritten Umsetzeinheit (114) annähernd gleich 4E /(2^K-1) 1st.

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