DE2552369A1

DE2552369A1 - Schaltungsanordnung zur digitalverarbeitung nichtlinearer pulskodemodulationssignale

Info

Publication number: DE2552369A1
Application number: DE19752552369
Authority: DE
Inventors: Donald Lars Duttweiler
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1974-11-22
Filing date: 1975-11-21
Publication date: 1976-05-26
Also published as: DE2552369C2; CA1041668A; FR2292381B1; JPS5841691B2; USB526106I5; US3990073A; GB1517224A; JPS5174563A; FR2292381A1

Description

2 b b 2 3 b

BLUMBACH · WESER · BERGEN · KRAMER ZWiRNER · HIRSCH

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Postadresse München: Pateniconsult 8 München 60 Radeckestraße 43 Telefon (089)883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsu.'t 62 Wiesbaden Sonnsnberger Straße 43 Telefon (06121)562943/561998 Telex 04-186237

Western Electric Company, Incorporated Duttweiler 2 New York, N. Y. / USA

Schaltungsanordnung zur Digitalverarbeitunsc nichtlinearer Pulskodemodulationssignale

Die Erfindung betrifft eine Schaltungsanordnung zur Digitalverarbeitung nichtlinearer Pulskodemodulationssignale, mit einer ersten Schaltung zur Erzeugung eines Vergleichssignals entsprechend einem vorbestimmten Kompandierungsgesetz mit stückweise linearen Segmenten.

Bei einer PCM-Anlage wird ein analoges Eingangssignal typischerweise einem Analog-Digital-(A/D)Wandler zugeführt zur Erzeugung eines das Analogsignal repräsentierenden digitalen Kodewortes. Im A/D-Wandler kann das Eingangssignal beispiels-

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Münzen: Kramer · Dr.Weser »Hifsdv — Wiesbaden; eiumbach · Dr. 8ergen · Zwirner

weise über ein Tiefpaßfilter und eine Abtast- und-Halte-Schaltung einem Kodierer zur Erzeugung des digitalen Kodewortes zugeführt werden. Bei der normalen Verwendung wird das Kodewort in Form einer seriellen Bitfolge auf eine Empfängerstation übertragen. Dort stellt ein einen Dekodierer umfassender Digital-Analog-(D/A)Wandler wieder das ursprüngliche Analogsignal her.

Zählkodierer und -dekodierer verwenden typischerweise einen Funktionsgenerator, um ein Vergleichssignal zu erzeugen, das einem bestimmten Kompandierungsgesetz entspricht. Von erhöhtem Interesse auf dem PCM-Gebiet ist die Verwendung von Segmentkompandierungsgesetzen, bei welchen es sich im wesentlichen um stückweise lineare Annäherungen an ein nichtlineares Kompandierungsgesetz handelt, das in diesem technischen Bereich auch nichtgleichförmiges Kompandierungsgesetz genannt wird. Jedes lineare Stück wird als ein Segment bezeichnet. Wenn derzeit auch keine weltweite Normierung für Kompansierungsgesetze besteht, so sind zwei Gesetze, deren Verwendung weit verbreitet ist, das ^l-Gesetz und das Α-Gesetz. Zur leichteren Beschreibung wird die folgende Offenbarung anhand des jn-Gesetzesvorgenommen, wobei der Wert von ju den Krümmungsgrad der Kompandierungskennlinie angibt.

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Bekannte Kodierer- und Dekodierer-Funktionsgeneratoren verwenden typischerweise Präzisionskomponenten, beispielsweise eine Präzisionswiderstandsleiter, um das Vergleichssignal zu erzeugen. Folglich können, wenn sich die Präzisionskomponenten nicht-proportional ändern, die Verhältnisse aufeinanderfolgender linearer Segmente wesentlich von einem "beabsichtigten Verhältnis abweichen. Dadurch wird in das kodierte oder dekodierte PCM-Signal eine Störung eingeführt.

Dieses Problem wird erfindungsgemäß gelöst mit einer Schaltungsanordnung der eingangs genannten Art, die dadurch gekennzeichnet ist, daß die erste Schaltung einen ersten und einen zweiten Integrator enthält, die je ein Rampensignal zu erzeugen vermögen und je einen Eingangs- und einen Ausgangsanschluß aufweisen, sowie eine erste Schaltereinrichtung zur Durchschaltung eines Vorzeichenpotentialanschlusses auf den Eingang des ersten Integrators, eine zweite Schaltereinrichtung zur Durchschaltung des Ausgangsanschlusses des ersten Integrators auf den Eingangsanschluß des zweiten Integrators, und eine Betätigungseinrichtung, welche die erste Schaltereinrichtung im wesentlichen komplementär zur zweiten Schaltereinrichtung betätigt.

In der Zeichnung zeigen:

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Fig. 1 ein schematisches Blockdiagramm zur Darstellung einer beispielsweisen Ausführungsform einer Digitalsignalverarbeitungsanordnung mit einem Funktionsgenerator entsprechend der Erfindung;

Fig. 2 eine graphische Darstellung eines 15-Segmente-Kompandierungsgesetzes mit ρ = 255, wobei die Beziehung zwischen einem analogen Eingangssignal und einem binären Zählerausgangssignal im positiven Quadranten gezeigt ist; und

Fig. 3 eine Zeitsteuerungsbeziehung zwischen ausgewählten Signalen des positiven Quadranten in einem Funktionsgenerator und Zeitsteuerungssignaltaktimpulse gemäß der Erfindung.

Eine erfindungsgemäße Digitalsignalverarbeitungsanordnung umfaßt einen Funktionsgenerator mit zwei seriell verbundenen Integratoren, die nichtpräzise Komponenten aufweisen. In Abhängigkeit von einem Zeitsteuerungssignal werden die Integratoren vorteilhafterweise in komplementärer Weise betrieben, um ein Vergleichssignal entsprechend einem vorbestimmten Segmentkompandierungsgesetz zu erzeugen. Dadurch wird die Komponentenpräzision durch die Genauigkeit des Zeitsteuerungssignals ersetzte'

Fig. 1 zeigt ein Zählkodierer-A/D-Wandler-Digitalsignalverar-

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beitungsnetzwerk. Ausführlicher ausgedrückt: Wenn ein getakteter Binärzähler 50 freigegeben ist, wird ein stückweise lineares Vergleichssignal E₂(t) von einem Funktionsgenerator auf einer Ader 210 erzeugt. Der Zähler wird durch einen Zeitsteuerungssignaltaktgeber 60 zu Zeitabschnitten getaktet, die den Quantisierungspegeln des Kodierers entsprechen. Der Zähler 50 zählt die Anzahl der Quantisierungspegel, bis das Vergleichssignal die Amplitude eines auf einer Ader 200 erscheinenden abgetasteten und festgehaltenen analogen Eingangssignals übersteigt. Ein Signalkomparator 40 stellt das Überschreiten fest und erzeugt auf einer Ader 220 ein Signal zum Abschalten des Zählers 50. Der dann vorliegende Zählstand des Zählers ist die Digitalkodewortdarstellung des Analogsignals oder das PCM-Kodewort.

Beispielsweise handelt es sich bei dem Zähler 50 um einen Sieben-Bit-Zähler mit Informationsbit-Ausgangsanschlüssen 51-1 bis 51-7. Die sieben Bits und ein Vorzeichenbit, das an einem Vorzeichenausgangsanschluß 51-8 einer Abtastschaltung 70 für das Vorzeichen des analogen Eingangssignals erzeugt wird, stellen das durch die Anordnung in Fig. 1 erzeugte Acht-Bit-PCM-Kodewort dar. Ein Ausgangs ans chluß des Komparators 40 und ein Sperrpotentialanschluß 190 des Funktionsgenerators 100 sind über Adern 220 bzw. 230 mit einem ersten bzw. zweiten

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Eingang des Binärzählers 50 verbunden. Der Ausgang des Zeitsteuerungssignaltaktgebers 60 ist über eine Leitung 240 mit einem dritten Eingang des Binärzählers 50 verbunden.

Bei der beispielsweisen Ausführungsform des ohne präzise Komponenten auskommenden Funktionsgenerators 100 wird die Zeitsteuerungsgenauigkeit des Taktgebers 60 zur Erzeugung eines Vergleichssignals entsprechend einem 15 Segmente aufweisenden Kompandierungsgesetz mit u = 255 verwendet. Der Funktionsgenerator 100 umfaßt einen Vorzeichenpotentialanschluß 120, der über einen Schalter S1 mit einem Eingang eines Integrators 150 verbunden ist, der einen Operationsverstärker 0PV1, einen Widerstand R1 und einen Kondensator C1 aufweist. Ein Ausgang des Integrators 150 ist über einen Schalter S2 mit einem Eingang eines Integrators 160 verbunden, der einen Operationsverstärker 0PV2, einen Widerstand R2 und einen Kondensator C2 umfaßt. Ein Ausgang des Integrators 160 ist mit einem Vergleichs ans chluß 180 verbunden. Schalter S3 und Sh sind parallel zu den Kondensatoren C1 bzw. C2 geschaltet. Die Schalter S1 bis S4 sind beispielsweise als Feldeffekttransistoren dargestellt. Ein Freigabepotentialanschluß 110 ist einerseits mit einer Steuerelektrode des Schalters S1 und über einen Inverter 170 andererseits sowohl mit dem Sperrpotentialanschluß 190 als auch einer Steuerelektrode des Schal-

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— A * ->

-ters S2 verbunden. Ein Rücksetzanschluß 140 ist sowohl mit einer Steuerelektrode des Schalters S3 als auch einer Steuerelektrode des Schalters S4 verbunden.

Generell wird beim Beginn einer Kodierungsperiode ein digital zu kodierendes Analogsignal auf einen Analogeingangsanschluß 10 gegeben, durch ein Tiefpaßfilter 20 gefiltert und durch eine Abtast- und Halteschaltung 30 abgetastet, und gehalten. In Abhängigkeit von einem an den Rücksetzanschluß 140 angelegten Rücksetzsignal wird das Vergleichssignal E₂(t) auf ein Bezugspotential zurückgesetzt. Das Bezugspotential wird über einen Bezugspotentialanschluß 130 auf einen zweiten Eingang der Integratoren 150 und 160 gegeben. Das gehaltene Signal und das Vergleichssignal werden über eine Ader 200 bzw, 210 auf einen ersten bzw. einen zweiten Eingang des !Comparators 40 gegeben. Das Ausgangssignal des !Comparators 40 wird durch einen das Vorzeichen des analogen Eingangssignals abtastenden Abtaster 70 abgetastet, um das algebraische Vorzeichen des analogen Eingangssignals gegenüber dem Bezugspotential zu bestimmen. In Abhängigkeit davon wird ein positives oder ein negatives Vorzeichenpotential auf einen Vorzeichenpotantialanschluß gegeben, und am Vorzeichenbitanschluß 51-8 des Abtasters 70 wird ein vorbestimmtes Signal erzeugt. Auch der Zähler 50 wird

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auf einen Zählstand Null zurückgesetzt. Danach wird ein vorbestimmtes Logiksignal, hier beispielsweise ein logisches Eins-Signal_; am Sperranschluß 190 des Funktionsgenerators 100 erzeugt, um den Zähler 50 freizugeben. Das Vergleichssignal E₂(t) wird durch den Vergleichsanschluß 180 geschickt und dann durch den Komparator mit dem gehaltenen Signal auf Ader 200 verglichen. Wenn die Amplitude des Yergleichssignals die Amplitude des gehaltenen Signals übersteigt, wird durch den Komparator40 ein Sperrsignal auf die Ader 220 gegeben. Auf dieses hin wird der Zähler 50 angehalten. Der dann vorliegende Zählstand des Zählers 50 entspricht einer Digitalkodierung des Analogsignals.

Fig. 2 zeigt die graphische Darstellung eines positiven Ghiadranten eines bekannten 15 Segmente aufweisenden Kompandierungsgesetzes mit u = 255. Der Ordinatenmaßstab zeigt das analoge Eingangssignal und bezieht sich auf die Amplitude eines dem Anschluß 10 in Fig. 1 zugeführten analogen Eingangssignals. Auf der Abszisse ist der Binärzählstand (positives Vorzeichenbit) aufgetragen, der sich auf ein PCM-Kodewort bezieht, das Informationsbits aufweist, die an den Anschlüssen 51-1 bis 51-7 des Zählers 50 erscheinen, und ein vorbestimmtes positives Signal, das auf den Vorzeichenbitanschluß 51-8 des Abtasters 70 in Fig. 1 geliefert wird. Der positive Quadrant zeigt Seg-

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mente SEG1 bis SEG8, wobei jedes Segment 16 Quantisierungspegeln entspricht. Zwischen der Steigung eines Segmentes und der Steigung eines benachbarten Segmentes besteht ein Eins-zuZwei-Verhältnis, d. h., das Verhältnis 1:2:4:8:16:32:64:128 für die einzelnen Segmente SEG1 bis SEG8.

Fig. 3 zeigt ein Zeitsteuerungsverhältnis zwischen mehreren Signalen innerhalb des Funktionsgenerators 100. Die Signalordinaten sind mit "C₁Ct)", "E₁Ct)", "C₂(t)" und "E₂Ct)" bezeichnet und entsprechen den gleichermaßen gekennzeichneten Signalen innerhalb des Funktionsgenerators 100. Zur leichteren Beschreibung sind solche Signale gezeigt, die beim Anlegen eines positiven Vorzeichenpotentials an den Vorzeichenanschluß 120 in Fig. 1 auftreten. Die Abszisse zeigt die Zeitsteuerungssignaltaktimpulse und bezieht sich auf die Anzahl der Taktimpulse und folglich auf die Anzahl der Zeitsteuerungssignalintervalle, die abgelaufen sind, seit das zuvor beschriebene Rücksetzsignal an den Rücksetzanschluß 140 angelegt worden ist. Das Signal "C₁Ct)" zeigt ein binäres logisches Freigabesignal, das an den Freigabeanschluß 110 angelegt wird. Während eines vollständigen Zyklus von sieben Inf ormationsbits^ während welcher der Binärzähler 50 einen Durchlauf von Null bis 127 durchführt, ist das Freigabepotential C₁Ct):

(I) Ein logisches "Eins"-Signal bei jedem der 1-, 1-, 2-, 4-, 8-, 16-, 32- und 64-Taktimpuls-Zeitsteuerungssignalintervalle, die den Segmenten SEG1 bis SEG8 entsprechen; jeder Impulsintervallgruppe folgt

(II) ein logisches "Null"-Signal für 16 Taktimpuls-Zeitsteueicngssignalintervalle, die der Anzahl der Quantisierungspegel innerhalb eines Segmentes entsprechen.

Die restlichen drei Signale, die in Fig. 3 gezeigt sind, stellen folgendes dar:

(1) Ein geneigtes Signal E^(t), das ein oder mehrere lineare Rampensignale einschließt und am Ausgang des Integrators 150 auftritt,

(2) das Sperrpotential C₂(t), das nach dem Durchlaufen des Inverters· 170 das Komplement zum Freigabesignal C^(t) ist und auf den Sperranschluß 190 gelangt, und

(3) das Vergleichs signal E₂Xt)* das ein oder mehrere lineare Rampensignale umfaßt, am Ausgang des Integrators 160 auftritt und auf den Vergleichssignalanschluß 180 geführt wird.

In Fig. 3 entsprechen die mit SEG1 bis SEG4 gekennzeichneten stückweise linearen Segmente des Vergleichssignals E₂(t) den gleichermaßen gekennzeichneten Segmenten in Fig. 2.

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Das In Fig. 3 dargestellte Vergleichssignal ist nicht exakt das gewünschte Vergleichssignal, wie es in Fig. 2 gezeigt ist. Das in Fig. 3 gezeigte Vergleichssignal weist "ebene Bereiche" FS1 bis FS4 zwischen den Zählertaktimpulsen von O bis 1, 17 bis 18, 34 bis 36 bzw. 52 bis 56 auf. Die ebenen Bereiche treten während solcher nachstehend beschriebenen Intervalle auf, während welchen der Integrator 160 nicht integriert. Der ungünstige Einfluß der ebenen Bereiche auf das PCM-Kodewort wird vorteilhafterweise dadurch ausgeschaltet und das gewünschte Vergleichssignal erhalten, daß der Binärzähler während des Auftretens der ebenen Bereiche gesperrt wird. Demgemäß wird der Binärzähler 50 in Abhängigkeit von einem vorbestimmten Sperrpotential gesperrt, das dem Binärzähler 50 über eine Ader 230 vom Anschluß 110 zugeführt wird. Beispielsweise wird der Binärzähler hier durch ein logisches Null-Signal gesperrt.

Nach vorstehender Beschreibung kann nun die Arbeitsweise des beispielsweisen Funktionsgenerators 100 naher betrachtet werden. Zu Beginn eines Kodierungsintervalls wird ein Rücksetzsignal auf den Rücksetzanschluß 140 gegeben. Dadurch werden die normalerweise offenen Schalter S3 und S4 geschlossen. Die Signale E^ (t) und E2(t) werden auf das dem Bezugsanschluß 130 zugeführte Bezugspotential zurückgesetzt. Das Bezugspotential entspricht einem Anfangszustand eines jeden der Integratoren 150

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und 160. Hier wird als Bezugspotential der Anfangswert "Null" in Fig. 3 genommen. Beim Vorliegen eines logischen Eins-Freigabesignals, das während einer Taktzeitdauer dem Freigabeanschluß 110 zugeführt wird, schließt Schalter S1 und öffnet Schalter S2. Da das Sperrpotential C^Ct) eine logische Null ist, ist der Zähler 50 gesperrt. Danach wird ein Potential mit positivem Vorzeichen, das vom Vorzeichenabtaster 70 auf den Vorzeichenanschluß 120 gegeben wird, über Schalter S1 auf einen Eingang des Integrators 150 geführt. Der Wert des Vorzeichenpotentials ergibt die Steigung des in Fig. 3 als E^(t) gezeigten Rampenausgangssignals zwischen dem Zählertaktimpuls 0 und dem Zählertaktimpuls 1. Nach einer Taktimpulszeitdauer, d. h., der Zeit, über welche der Integrator 150 integriert, wird das dem Freigabeanschluß 110 zugeführte Signal invertiert, wodurch der Schalter S1 öffnet und der Schalter S2 schließt. Dadurch wird der Binärzähler 50 freigegeben, da das Sperrpotential am Anschluß 190 ein logisches Eins-Signal ist. Das dann vorliegende Ausgangssignal am Integrator 150, das heißt, die Amplitude des Neigungssignals E^ (t) beim Zählertaktimpuls 1, wird über Schalter S2 auf einen Eingang des Integrators 160 gegeben. Als Folge davon liefert der Integrator 160 auf den Anschluß 180 das SEG1-Segment des Funktionsgeneratorvergleichssignals E₂(t). Nach 16 Taktperioden, d. h. der Zeit, über welche der Integrator 160 integriert, wird das dem Freigabean-

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Schluß 110 zugeführte Logiksignal wieder invertiert, wodurch Schalter S1 schließt und Schalter S2 öffnet. Die Arbeitsweise des Funktionsgenerators 100 wird für jedes von mehreren Segmenten fortgesetzt, bis der Signalkomparator 40 das zuvor erwähnte tJberschreiten des gehaltenen Signals feststellt.

Da Abweichungen bezüglich der RC-Zeitkonstanten der preiswerten Integratoren 150 und 160 lediglich lineare Verstärkungsänderungen bewirken, wird eine nichtlineare Verzerrung im PCM-Kodewort somit gemildert. Ferner ist das Erfordernis für Präzisionskomponenten im Funktionsgenerator 100 vermieden und an dessen Stelle tritt die Zeitsteuerungsgenauxgkext des Taktgebers 60.

Wenn die Erfindung auch ausführlich anhand einer Zählkodierer-A/D-Wandler-DigitalsignalVerarbeitungsanordnung beschrieben und erläutert worden ist, so versteht sich, daß damit nur ein Ausführungsbeispiel der Erfindung gegeben worden ist.

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Claims

BLUMBACH · WESER ♦ BERGEN · KRAMER ZWIRNER . HiRSCH PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN Postadresse München: Patentconsult 8 München 60 Radedcestraße 43 Telefon (089)883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121)562943/561998 Telex 04-186237 Western Electric Company, Incorporated Duttweiler 2 Pate nt ansprüche

1./ Schaltungsanordnung zur Digitalverarbeitung nichtlinearer Pulskodeiaodulationssignale, mit einer ersten Schaltung zur Erzeugung eines Vergleichssignals entsprechend einem vorbestimmten Kompandierungsgesetz mit stückweise linearen Segmenten, dadurch gekennzeichnet , daß die erste Schaltung einen ersten (150) und einen zweiten (16O) Integrator enthält, die je ein Rampensignal zu erzeugen vermögen und je einen Eingangs- und einen Ausgangsanschluß aufweisen, sowie

eine erste Schaltereinrichtung (S1) zur Durchschaltung eines ■Vorzeichenpotentialanschlusses (120) auf den Eingang des ersten Integrators,
eine zweite Schaltereinrichtung (S2) zur Durchschaltung des

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München: Kramer ■ Dr.Weser · Hirsch — Wiesbaden: Blumbach · Dr. Bergen · Zwirner

Ausgangsanschlusses des ersten Integrators auf den Eingangsanschluß des zweiten Integrators,

und eine Betätigungseinrichtung (170), welche die erste Schaltereinrichtung im wesentlichen komplementär zur zweiten Schaltereinrichtung betätigt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet , daß die erste Schaltereinrichtung beim Vorliegen eines ersten Freigabesignals geschlossen und beim Vorliegen eines zweiten Freigabesignals geöffnet werden kann.

3. Schaltungsanordnung nach Anspruch 1, dadurch g ekennze ichnet , daß die zweite Schaltereinrichtung beim Vorliegen eines ersten Freigabesignals geöffnet und beim Vorliegen eines zweiten Freigabesignals geschlossen werden kann.

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet , daß die zweite Schaltereinrichtung beim Vorliegen des ersten Freigabesignals geöffnet und beim Vorliegen des zweiten Freigabesignals geschlossen werden kann.

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5· Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet , daß das erste Freigabesignal ein aus mehreren integrierenden Zeitintervallen ausgewähltes Signal aufweist und daß ein erstes Zeitintervall in einem vorbestimmten Verhältnis zu einem zweiten Zeitintervall steht.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet , daß das vorbestimmte Verhältnis derart ist, daß zwischen einem ersten Zeitintervall und einem zweiten Zeitintervall ein Verhältnis besteht, das dem Verhältnis der jeweiligen Steigung der entsprechenden linearen Segmente des segmentweise linearen Kompandierungsgesetzes entspricht.

7. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet , daß das zweite Freigabesignal ein integrierendes Zeitsignal entsprechend einer vorbestimmten Anzahl von Quantisierungspegeln für ein PCM-Kodewort aufweist.

Hi/ku

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