DE3033915C2

DE3033915C2 - PCM-Decodierer.

Info

Publication number: DE3033915C2
Application number: DE3033915A
Authority: DE
Inventors: Kazuo Hachioji Yamakido
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-09-10
Filing date: 1980-09-09
Publication date: 1985-08-22
Also published as: US4366439A; JPS5938770B2; JPS5640325A; DE3033915A1

Description

wobei die Stufen-Spannungen für das erste Segment wahlweise von den Anzapfungen mit ungeradzahliger Nummer abgeleitet werden, d. h. der ersten, der dritten, der fünften, .., der 29ten Anzapfungs-Spannung der Widerstands-Kette, während die Stufen-Spannungen für das zweite bis achte Segment II bis VIII durch Kombinationen der Spannung von der 31 ten Anzapfung und wahlweise von den geradzahligen Anzapfungen ausgewählte Spannungen, d. h. von der zweiten, der vierten, der sechsten,..., der 32ten Anzapfung, abgeleitet werden. Dieses Verfahren erfordert eine große Anzahl von Anzapfungen für die Widerstands-Kette. Ferner muß die Wahl der ungeradzahligen Anzapfung oder der geradzahligen Anzapfung in Abhängigkeit vom Segment der μ-Kennlinie erfolgen, zu dem die jeweilige Abtast-Spannung gehört Infolgedessen, wird der Aufbau des örtlichen Dekodierers als LSI-Schaltung aufwendig, d. h. er erfordert ein Chip großer Abmessungen.

Es ist ein weiterer PCM-Kodierer zur Kodierung ge-

Fig.6 eine Verknüpfungs-Tabelle zur Erläuterung des Zusammenhangs zwischen dem Betrieb der SchiJ-tergruppe in der Kondensator-Anordnung und den dekodierten PCM-Signalen, und

F i g. 7 genauer die Logik 23 von F i g. 3.

F i g. 1 zeigt den Anteil positiven Vorzeichens der Quantisier-Kennlinie eines gepreßten (komprimierten) Signals mit μ-Kennlinien-PCM-Kodierung, und zwar μ = 255. Im abgebildeten Fall wird die ganze Kennlinie, & h. einschließlich positivem und negativem Anteil, durch sine Kurve aus fünfzehn linearen Segmenten oder Sehnen näherungsweise dargestellt.

Das heißt, bei der abgebildeten Quantisier-Kennlinie eines gepreßten Signals sind der positive und der negative Anteil in acht Geraden-Segmente I —VIII unterteilt, wobei jedes Sigment seinerseits in sechzehn Stufen unterteilt ist, abgesehen vom ersten Segment, das in 15V₂ Stufen entsprechend der Quantisierung der Mitten-Schritt-Betriebsart unterteilt ist. Ferner ist bei je zwei

maß der μ-Kennlinie bekannt (vgl. JP-OS 48 472/1979). 20 benachbarten Segmenten der An?/ :g-Wert entspre-Bei diesem PCM-Ködierer wird eine besondere Kon- chend jeder Stufe in dem vorn Ursprung (Nuüpunkt) densator-Anordnung benutzt, die eine Reihenschaltung entfernteren Segment doppelt so groß wie der jeder von zwölf ersten Kondensatoren jeweils einer ersten Stufe im jeweils anderen Segment Kapazität, wobei beide Enden der Reihenschaltung mit In einem PCM-Kodierer wird ein analoges Sprachsi-

dem Erdpotential über Kondensatoren mit jeweils ei- 25 gnal in <iinen Digital-Code mit acht Bits (B₁- Bg) entnem zweiten Kapazitätswert verbunden sind, aufweist, sprechend der obigen Quantisier-Kennlinie umgesetzt, so daß beide Enden von jedem der ersten Kondensatoren mit entsprechenden Umschaltern über dreizehn
Kondensatoren der zweiten Kapazität wahlweise an eine Bezugsspannungs-Quelle oder an das Erdpotential
angeschlossen werden können. Die Ausgangsspannung
der Kondensator-Anordnung wird mit einem Abtast-Wert eines Sprachsignals über einen Vergleicher verglichen. Je nach Vergleichsergebnis werden Umschalt-Befehl-Signale für die Schalter aufeinanderfolgend von einem örtlichen Dekodierer erzeugt, um so einen PCM-

Kode entsprechend den abgetasteten Werten zu erhalten.
Auch dieser PCM-Kodierer ist nachteilig, da seine In diesem Fall wird das erste Bit (B]) zur Angabe des Signal-Vorzeichens verwendet, das zweite bis vierte Bit (B2—B4) zur Binär-Darstellung eines drr Segmente I — VIII sowie das fünfte bis achte Bit (Bs-B₃) für jeweils einen der Schritte im durch die Bits Bi-Bi, bestimmten Segment.

Gemäß Fig.3 besitzt der beschriebene PCM-Dekodierer eine Kondensator-Anordnung mit acht Kondensatoren Co— C deren Kapazitätswerte proportional binär-ge'A'ichtet sind, und eine Widerstands-Kette mit einer Anzahl von in Reihe geschalteten Widerständen, die jeweils einen Widerstandswert von R, 2 R oder 3 R aufweisen, um unterschiedliche Spannungen durch Teilen

Kondensator-Anordnung aufwendig ist sowie besonde- 40 einer Bezugsspannung abzuleiten. Eine Spannung entrc Rechen-Operationen für den örtlichen Dekodierer sprechend den niedrigeren Bits S₅-S₈ eines empfangeerforderlich sind, um die Grenzwerte für die einzelnen nen Datenblocks wird durch die Widerstands-Kette er-Scgmenle I bis VIII abzuleiten. zeugt, die dann zusammen mit der Bezugssyannung an

Der Erfindung liegt daher die Aufgabe zugrunde, ei- ausgewählte Kondensatoren in der Kondensator-Annen PCM-Kodierer zu schaffen, welcher entsprechend 45 Ordnung angelegt wird, und zwar entsprechend dem Indcn Empfenliingen der CCiTT nach oe^-Kenniinie ko- halt des zweiten bis vierten Bits B₂-Ba des empfangedierte PCM-Signaie dekodieren kann und der insbeson- ~ "' ' '

dcre zur Ausführung in LSI-Technik geeignet ist.

Die erfindungsgemäße Lösung dieser Aufgabe erfolgt bei einem PCM-DeKodierer gemäß dem Oberbegriff des Anspruchs 1 durch die Lehre nach dem Kennzeichen des Patentanspruchs 1.

Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert Es zeigt

F i g. 1 den Anteil positiven Vorzeichens einer Quantisier-Kennlinie eines gepreßten (komprimierten) Signals mit μ-Kennlinien-PCM-Kodierung;

F i g. 2 die Differenz zwischen den dekodierten Spannungen der Signalisier- und der Nicht-Signalisier-Rahmen;

F i g. 3 das Schaltbild eines PCM-Dekodierers gemäß nen Datenblocks, um so eine Analog-Spannung entsprechend dem empfangenen Datenblock durch die Kondensator-Anordnung zu erzeugen. In diesem Fall ist die Widerstands-Kette mit zwei Gruppen von Zwischen-Anzapfungen versehen, um Spannungen entsprechend der Kennlinie A von F i g 2 für die Daten, abgeleitet aus den ^N'icht-Signalisier-Rahmen. und Spannungen entsprechend der Kennlinie B in F i g. 2 für die Daten, abge-

leitet aus den Signa.'-cier-Rahmen, zu erzeuger.

Es sei jetzt das Schaltbild von F i g. 3 in Verbindung mit F i g. 4, wo an verschiedenen Punkten in F i g. 3 auftretende Signale pbgebildet sind, näher erläutert. Der PCM-Dekoüierer von Fig. 3 besitzt grundsätzlieh vier Schaltungsbaugruppen:

Die erste Schaltungsbaugruppe 1 weist ein 8-J$it-Se-

einem Ausführungsbeispiel der Erfindung; riell-Eingabe/Parallel-Ausgabe-Schieberegister 11 und

Fig.4 Signal-Zeit-Diagramme zur Erläuterung des ein 8-Bit-ParalleI-Eingabe/Parallel-Ausgabe-Register

PCM-Dekodierers von F i g. 3; 12 auf. Einem Anschluß 102 zugeführte PCM-Bit-Signa-Fig.5 eine Ver'kiüpfungs-Tabelle zur Erläuterung S5 Ie werden seriell in da·, Schieberegister 11 entsprechend

des Zusammenhangs zwischen dem Betrieb der Schal- einem Takt-Impulssignal von einem Anschluß 101 ein-

tergruppe in der Widerswnds-Kette und den dekodier- gelesen. Der Inhalt des Schieberegisters 11 wird dann

(en PCM-Signalen; parallel zum Register 12 in Abhängigkeit von einem

Verriegelungsimpuls, empfangen vom Anschluß 103, übertragen und als Signal von parallelen 8 Bits vom Register 12 abgegeben. In diesem Fall werden die logischen Pegel des 2ten bis 8ten Bits (B2—B3) am Ausgang des Registers 12 invertiert.

Die zweite Schaltungsbaugruppe 2 dient zum Steuern des Ein- und Aus-Schaltens von Analog-Schaltern, die mit der Kondensator-Anordnung in der dritten Schaltungsbaugruppe 3 verbunden sind, und von Analog-Schaltern, die mit der Widerstands-Kette in der vierten Schaltungsbaugruppe 4 verbunden sind, und zwar zum Steuern in Abhängigkeit vom Ausgangssignal der ersten Schaltungsbaugruppe 1.

Insbesondere besitzt die zweite Schaltungsbaugruppe 2 eine Logik 21 zur Abgabe von Ein/Aus-Steuersignalen SYm — SYn, um die Analog-Schalter ΥΌι. Υ02.

Y01 Yt>7 in der dritten Schaltungsbaugruppe 3 gemäß

der logischen Information entsprechend dem 2ten bis 4ten Bit B₁-Bi im Ausgangssignal des Registers 12 zu steuern, und zur Abgabe eines Rücksetz-Signals, um die logischen Ausgangssignale vom Register 12 für ein geeignetes Zeitintervall durchzuschalten, das ausreicht, damit die Logiken 21 und 24 ihre logischen Verknüpfungen vornehmen.

Ferner ist vorgesehen ein 4/16-Leitungen-Dekodierglisd 22, das aus vier Bits bestehende logische Information entsprechend dem 5ten bis 8ten Bit Bs-B₃ vom Ausgang des Registers 12 empfängt und ein Signal an eine von 16 Ausgangsleitungen entsprechend dem Dezimal-Wert der logischen 4-Bit-Information abgibt.

Eine Logik 23 erzeugt Signalisier-Auswahl-Information (SIC) 203 bei Empfang eines Signalisier-Rahmen-Signals vom Anschluß 202. Gemäß dem Signalverlauf 202 in Fig.4 ist das Sigrialisier-Rahmen-Signal ein Impuls, der ansteigt, kurz bevor das achte Bit des sechsten Rahmens des FCm-Signals empfangen wird, und abfäü!, kurz bevor das achte Bit des zwölften Rahmens des PCM-Signals empfangen wird.

Die Logik 23 besitzt gemäß F i g. 7

— ein erstes Schieberegister 231, das bei Auftreten des Signalisier-Rahmen-Signals 202 einen hohen Pegel an seinem Ausgang Q synchron mit einem Impuls 210 erzeugt, der mit dem achten Bit in jedem Rahmen erzeugt wird, und bei Fehlen des Signalisier-Rahmen-Signals 202 einen niedrigen Pegel an seinem Ausgang Q synchron mit einem derartigen Impuls 210 erzeugt,

— ein zweites Schieberegister 232, das bei Auftreten des hohen logischen Pegels am Ausgang Q des ersten Schieberegisters 231 einen hohen Pegel an seinem Ausgang Q synchron mit dem Impuls 210 und bei Auftreten des niedrigen logischen Pegels am Ausgang Q des Schieberegisters 231 einen niedrigen Pegel an seinem Ausgang Q synchron mit dem I mpuls 210 erzeugt, und

— ein Antivalenz-Glied (Exclusives-ODER-GIied) 233, das einen Impuls (SlG) 203 erzeugt wenn von den Ausgängen Q des ersten und des zweiten Schieberegisters 231 und 232 ein hoher logischer Pegel zugeführt wird.

Es wurde bereits gesagt, daß das Signalisier-Rahmen-Signal 202 kurz vor dem achten Bit des sechsten Rahmens ansteigt und kurz vor dem achten Bit des zwölften Rahmens abfällt, d.h. der S/G-Impuls sowohl beim sechsten als auch beim zwölften Rahmen erzeugt wird.

Die Logik 24 wird durch das Rücksetz-Signal 201 betrieben, um Signale SXo-SXm zum Ein/Aus-Stcucrn der Analog-Schalter Xi>—Λ30 in der vierten Schaltungsbaugruppe 4 entsprechend dem Ausgangssignal der Schaltungen 22 und 23 abzugeben.
Die dritte Schaltungsbaugruppe 3, die eine Analog-Spannung erzeugt, besitzt eine Kondensator-Anordnung mit einer Gruppe von binär-gewichteten Kondensatoren Co-Q mit folgendem Verhältnis der Kapazitäts-Werte: 2° : 2¹ :2² :...: 2⁷ und einen Trenn-Verstärker At. Ein Ende jedes dieser Kondensatoren Co— Ci ist mit dem Eingangsanschluß des Trenn-Verstärkers A\ über eine Ausgangsleitung 301 verbunden, während das jeweils andere Ende dieser Kondensatoren über eine erste Gruppe von Schaltern ΥΌι— Yn mit einer ersten gemeinsamen Leitung 3C3 und über eine dritte Gruppe von Schaltern YOj- Yn mit einer dritten gemeinsamen Leitung 304 (jeweils über einen eigenen Schalter) verbunden im. Das ändere Ende der Kondensatoren d,— C, ist über eine zweite Gruppe von Schaltern ΥΌ2— Yi,2 mit einer zweiten gemeinsamen Leitung 303 verbunden.

Die erste gemeinsame Leitung 302 liegt auf Erdpotential, während die Ausgangsleitung 301 geerdet ist. wenn der Schalter Yei geschlossen ist. Die zweite gemeinsame Leitung 303 ist über Schalter Si und Si mit Anschlüssen 306 und 307 verbunden, an die eine positive bzw. eine negative Bezugs-Spannung + V_n., bzw. — V_n-, angeleg. wird, und diese Schalter Si und Sj werden in ihrem Ein/Aus-Schalten durch das erste Bit (Vorzeichen-Bit) Bi oder B\ des PCM-Signals am Ausgang des Registers 12 gesteuert.

Die vierte Schaltungsbaugruppe 4 hat eine Widerstands-Kette 401 mit 23 Zwischen-Anzapfungen, wobei das eine Ende der Widerstandskette mit der zweiten gemeinsamen Leitung 303 der dritten Schaltungsbaugruppe 3 verbunden und das andere Ende geerdet ist, sowie eine Gruppe von 24 Schaltern Xa bis ΛΊο. Das Eingangsende des Schallers X₀ liegt auf Erdpotential, während das Eingangsende der übrigen Schalter Xi-Xy> jeweils mit einer der Anzapfungen verbunden ist. Das Ausgangsende dieser 24 Schalter ist gemeinsam mit der dritten gemeinsamen Leitung 304 der dritten Schallungsbaugruppe 3 verbunden.

Diese Schalter 24 werden in zwei Gruppen entsprechend ihrem Betrieb unterteilt:

Eine erste Gruppe besitzt Schalter Xm zum Erzeugen von Spannungen

-|j- V_n, mitO < π (ganzzahlig) < 15

und eine zweite Gruppe besitzt Schalter X*_m* 1 zum Erzeugen von Spannungen

Vret mitO</n(ganzzahlig)<7

bei

positives oder negatives Potential
am ungeerdeten Ende,

wobei die Widerstands-Kette einen Gesamt-Widerstandswert von 33 R über die zweite gemeinsame Leitung 303 besitzt. Die erste Gruppe von Schaltern wird für Nicht-Signalisier-Perioden benutzt, d. h. zum Dekodieren des PCM-Signals hinsichtlich der Nicht-Signalisier-Rahmen, d.h. des Hen bis 5ten Rahmens und des 7ten bis Uten Rahmens, während die zweite Gruppe

von Schaltern für die Signalisier-Periode benutzt wird, d. h. zum Dekodieren des PCM-Signals im 6ten und im 12tcn Rahmen.

Das Ein/Aus-Schaltcn dieser Schalter wird durch die Logik-Ausgangssignalc SXa-SXmder Logik 24 gesteuert. Die Betriebsweise der Ein/Aus-Steuerung ist in der Verkr^pfungs-Tabelle von Fig.5 gezeigt. Wenn das Rückscu-Signal 201 in F ig. 4 auf niedrigem; Pegel ist, ist der Schalter AO sowohl; für die Signalisier- als auch für die Nicht-Signalisier-Perioden eingeschaltet, und zwar unabhängig von der logischen Information 7ζ—Th, so daß ein Ausgangssignal mit einem Analog-Pegel von 0 V an die dritte gemeinsame Leitung 304 abgegeben wird. Wenn das Rücksetz-Signal 201 auf hohem Pegel ist, wird nur ein Schalter, ausgewählt entsprechend der logischen Information von Th-Th, eingeschaltet. Zum Beispiel für [Th. B^ Tf₁, TQ = [0100] oder [0101] beträgt öle AuE^Hfi^SH^anmin" επ die "smeinsame Leitun⁰ 3/^· 8 bzw. 10 für die Nicht-Signalisier-Periode, jedoch in beiden Fällen 9 für die Signalisier-Periode.

Andererseits: Das Ein/Aus-Schalten der Schalter in der dritten Schaltungsbaugruppe 3 wird durch die logischen Ausgangssignale SY₀\ —SYm der Logik 21 entsprechend der Verknüpfungs-Tabelle von Fig.6 gesteuert. Das heißt, im Rücksetz-Zustand sind alle erste Schalter Y„\(n = 0—8) eingeschaltet, und zwar unabhängig von der logischen Information von TJi-TJ*. Wenn der Rücksetz-Zustand aufgehoben ist und die logische Information anliegt, ζ. B. |7ξ, 2ζ. 7ζ] = [101], sind die S' halter Y02. Yw. Yn. Vj₂, Yn, Yn. Yb\ und V₇I eingeschaltet und alle anderen Schalter ausgeschaltet

Mit dem oben beschriebenen Schaltungsaufbau erzeugt die vierte Schaltungsbaugruppe 4 entsprechend der logischen Information von Bs- Bt an der gemeinsamen Leitung 304 eine Spannung

2/7 _v
33 ^Vnt

mitO < π (ganzzahlig) < 15,
für die Nicht-Signalisier-Periode

und eine Spannung

4/77+1 ,,

y	V	2	^k	■ JdI
/ 0		7		33
7		Σ	T
V	2'	ΙΌ
IΌ

und eine Spannung

Σ 2' /■ο

7 7

Σ 2' Σ V

1-0 (O

4 m + 1
33

Κ,-j

mit

0 < k (ganzzahlig) < 7 und
0 < /77 (ganzzahlig) < 7
für die Signalisier-Periode.

Beim oben beschriebenen Dekodierer hängt die Genauigkeit der erzeugten Anaiog-Spannung von der relativen Genauigkeit der Kapazitäts-Werte der Kondensatoren Co— G und der relativen Genauigkeit der Anzapfungs-Intervalle der Widerstands-Kette ab. Da derartige relative Genauigkeiten nur von der Genauigkeit der Abmessungen in der Ebene eines Schaltungsmusters von integrierten Schaltungen abhängen, kann die erzeugte Anaiog-Spannung hinreichend genau gemacht werden.

33

mitO < m(ganzzahlig) < 7
für die Signalisier-Periode.

Darüber hinaus kann die dritte Schaltungsbaugruppe 3 entsprechend der logischen Information von Bz-B^ am Ausgangsanschluß 305 folgende Spannung erzeugen:

Hierzu 5 Blatt Zeichnungen

0 < Jt(ga.nzzahlig) < 7 und

0 < η (ganzzahlig) < 15

für die Nicht-Signalisier-Periode,

Claims

Patentansprüche:

1. PCM-Dekodierer mit einem ersten Schaltkreis, welcher in Übereinstimmung mit Eingangs-PCM-Signalen erste und zweite Steuersignale abgibt, einem zweiten Schaltkreis mit acht binär-gewichteten Kondensatoren, von welchen jeweils ein Anschluß mit einer eine Analog-Spannung entsprechenden zugeführten PCM-Signalen erzeugenden Ausgangsleitung verbunden sind, während die anderen Anschlüsse über durch das erste Steuersignal gesteuerte Schalter mit einer Mehrzahl von Speiseleitungen verbunden sind, sowie einen dritten Schaltkreis mit einer Widerstandskette, deren dem Ableiten verschiedener Spannungswerte dienender Abgriffsstellen über durch das zweite Steuersignal gesteuerte Schalter den Spannungs-Speiseleitungen zuführbar sind, dad.i.^!1-chgekennzeichnet, daß die Widgrstandskcae zu der Ableitung der nicht zur Signalisierung dienenden Rahmen eine erste Gruppe von Abgriffsstellen aufweist, an welchen eine Spannung abgreifbar ist, die im Vergleich zu der an der Widerstandskette anliegenden Spannung den Wert 2 n/33 besitzt, wobei π ganzzahlig ist und den Wertebereich 0 < η < 15 annehmen kann, Vvährend für die Ableitung des der Signalisierung dienenden Rahmens eine zweite Gruppe von Abgriffsstellen vorgesehen ist, die im Vergleich zu der an der Widerstandskette anliegenden Spannung den Wert (4 w+1)/33 besitzt, wobei m ganzzahlig ist und den Wertebereich 0 < m < 7 annehmen kann and dt 3 das Signal des der Signalisierung dienenden Rahmens dem ersten Schaltkreis zugeführt ist, wek .er in Übereinstimmung mit dem Inhalt dieses Signals das zweite Steuersignal für die Wahl der Abgriffsstellen der beiden Gruppen von Abgriffsstellen abgibt.

2. PCM-Dekodierer nach Anspruch 1, dadurch gekennzeichnet, daß der erste Schaltkreis zwei Logikkreise aufweist, von welchen der erste in Überein-Stimmung mit dem Inhalt der zweiten bis vierten Bit der 8-Bit des PCM-Signals das erste Steuersignal abgibt, während der zweite Logikkreis in Übereinstimmung mit dem Signal des Signalisierungs-Rahmens und dem Inhalt des fünften bis achten Bits der 8-Bit des PCM-Signals das zweite Steuersignal erzeugt.

3. PCM-Dekodierer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das eine Ende der Widerstandskette geerdet ist, während das andere Ende einerseits selektiv mit einer positiven oder negativen Referenz-Spannung und andererseits über die durch das erste Steuersignal gesteuerten Schalter mit den acht Kondensatoren verbunden ist, und daß die Abgriffe der Widerstandskette über durch die beiden Steuersignale gesteuerte Schalter mit den acht Kondensatoren verbunden sind.

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Die Erfindung betrifft einen PCM(Puls-Code-Modü-Iation)-Dckodierer für Sprachsignale in der Fernsprechtechnik gemäß dem Oberbegriff des Anspruchs 1.

Die Entwicklung der Halbleiter-Technologie hat die Herstellung von SehalUingsbaugruppcn als integrierte Schaltungen, insbesondere LSI-Schaltungcn. ermöglich l, die eine hohe Genauigkeit und ein ausgezeichnetes Betriebsverhalten zeigen, so daß durch die Verwendung von LSI-Schaltungen in der Nachrichtentechnik beträchtlich die Kosten verringert und der Betrieb verbessert werden. Typische Beispiele dafür sind ein Kodierer zum Umsetzen eines analogen Sprachsignals in ein PCM-Signal und ein Dekodierer zur Durchführung der entgegengesetzten Umsetzung. Wenn diese Geräte durch LSI-Technik miniaturisiert werden uud dadurch kostengünstiger werden, kann ein sogenanntes Ein-Kanal-Kodiersystem, in dem sowohl die Kodier- als auch die Dekodier-Funktion in jedem Sprachkanal vorgesehen sind, günstiger ausgeführt werden. Das heißt, der Entwurf eines Nachricht »nsystems kann vielseitiger erfolgen.

Falls ein PCM-Kodierer für Sprache vom Fernsprecher verwendet wird, um Signale wie Wählimpulse oder Überwachungsimpulse zu übertragen, werden sogenannte A- und B-Signale an der Stelle des achten Bits der 8-Bit-Daten in Signalisier-Rahmen eingefügt, d. h. dem sechsten und dem zwölften Rahmen im Standard-Datenformat, das zwei derartige Signaiisier-Ranmcn und im übrigen zehn Nicht-Signalisier- oder Informations-Rahmen aufweist. Daher muß ein PCM-Dekodierer für Fernsprech-Sprache mit einer besonderen Dekodier-Funktion, d. h. einer Signalisier-Funktion oder — anders ausgedrückt — mit einem »Bit-Raub« (»bit stealing«) versehen sein, und zwar zum Kompensieren der Verschlechterung des Rauschabsiands (S/N) infolge Verringerung der Anzahl der Sprachdaten-Bits, wenn die Daten vom Signalisier-Rahmen abgeleitet werden.

Ein PCM-Kodierer gemäß dem Oberbegriff des Anspruchs 1 ist aus dem IEEE-JOURNAL OF SOLIDSTATE CIRCUITS. Vol. SC 14, Nr. 1, Febr. 1979. S. 65-73. bekannt.

Bei diesem bekannten Kodierer sind die einen Enden der acht binärgewichteten Kondensatoren gemeinsam an einen Eingangsanschluß eines Vergleichers angeschlossen, während die anderen Enden der Kondensatoren wahlweise an Spannungi-AnstiiiSsse X. Y und Z über Schalter anschließbar sind. Der Anschluß X dieni sowohl als Abtastspannungs-Eingangsanschluß als auch als Erdpotential-Versorgungsanschluß, der Anschluß y wird mit positiver und negativer Bezugsspannung beaufschlagt, und schließlich werden am Anschluß Z Stufen-Spannungen angelegt, die durch Teilung der Bezugsspannungen mittels der Widerstands-Kette erzeugt worden sind. Bei diesem Codierer werden die einzelnen Kondensatoren zuerst mit der Abtast-Spannung aufgeladen, anschließend werden die Schalter der Kondensator-Anordnung und die Anzapfungen zur Abnahme der Stufen-Spannungen von der Widerstands-Kette nacheinander umgeschaltet, um dadurch einen 8-Bit-Kode entsprechend der Abtast-Spannung zu gewinnen.

Da jedoch in der Schaltung des IEEE Journal of Solid-State Circuits zur Bestimmung der Segmentbits lediglich die binärgewichtete Kondensatoranordnung und die X— Y- und .Z-Schal'eranordnung enthalten ist. kann mit dieser Schaltung keine Kodierung nach der μ-Kennlinie mit großer Wiedergabetreue durchgeführt werden. Man kann infolgedessen keine vergleichsweise einfache Schaltung angeben, die die Werte 0, 31,95.4063 genau entsprechend den Endpunktschwellen der PCM-Kodesegmcnle nach der μ-Kennlinic erzielt.

Das dabei angewandte Koclicrvcrfahrcn entsprechend der ii-fctcnnlinic unter Einsatz des Codierers der vorbeschriebenen Art beruht darin, daß jede der positiven und negativen Bezugsspannungen durch 32 (zweiunddreißig) mittels der Widcistands-Kcttc geteilt wird.