DE3033915A1

DE3033915A1 - Pcm-decodierer.

Info

Publication number: DE3033915A1
Application number: DE19803033915
Authority: DE
Inventors: Kazuo Hachioji Yamakido
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-09-10
Filing date: 1980-09-09
Publication date: 1981-03-12
Also published as: DE3033915C2; US4366439A; JPS5938770B2; JPS5640325A

Description

HITACHI, LTD.

5-1, Marunouchi 1-chome, Chiyoda-ku,

Tokyo, Japan

PCM-Decodierer

Die Erfindung betrifft einen PCM(Puls-Code-Modulation)-Decodierer (Decoder) für Sprachsignale in der Fernsprechtechnik, insbesondere einen PCM-Decodierer, der sehr für eine Auslegung in LSI-Technik geeignet ist.

Die Entwicklung der Halbleiter-Technologie hat die Herstellung von Schaltungsbaugruppen als integrierte Schaltungen, insbesondere LSI-Schaltungen, ermöglicht, die eine hohe Genauigkeit und ein ausgezeichnetes Betriebsverhalten zeigen, so daß durch die Verwendung von LSI-Schaltungen in der ISTachrichtentechnik beträchtlich die Kosten verringert und der Betrieb verbessert werden. Typische Beispiele dafür sind ein Codierer (Coder) zum Umsetzen eines analogen Sprachsignals in ein PCM-Signal und ein Decodierer zur Durchführung der entgegengesetzten Umsetzung. Wenn diese Geräte durch LSI-Technik miniaturisiert werden und dadurch kostengünstiger werden, kann ein sogenanntes Ein-Kanal-Codiersysteirwin dem sowohl die Codier-als auch die Decodier-Funktion in jedem Sprachkanal vorgesehen sind, günstiger ausgeführt werden. D.h. , der Entwurf eines Nachrichtensystems kann vielseitiger erfolgen.

Falls ein PCM-Codierer für Sprache vom Fernsprecher verwendet wird, um Signale wie Wählimpulse oder überwachungsimpulse zu übertragen, werden sogenannte A- und B-Signale an der Stelle des achten Bits der 8-Bit-Daten in Signalisier-Rahmen eingefügt,

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d.h.dem sechsten und dem zwölften Rahmen im Standard-Datenformat , das zwei derartige Signalisier-Rahmen und im übrigen zehn Nicht-Signalisier- oder Informations-Rahmen aufweist. Daher muß ein PCM-Decodierer für Fernsprech-Sprache mit einer besonderen Decodier-Funktion, d.h., einer Signalisier-Funktion, oder

- anders ausgedrückt - mit einem "Bit-Raub"("bit stealing")versehen sein, und zwar zum Kompensieren der Verschlechterung des Rauschabstands (S/N) infolge Verringerung der Anzahl der Sprachdaten-Bits, wenn die Daten vom Signalisier-Rahmen abgeleitet werden.

Es ist daher Aufgabe der Erfindung ,einen PCM-Decodierer zu schaffen, der eine Signalisier-Funktion wie oben beschrieben aufweist und dessen Schaltungsaufbau gut für eine Ausführung in integrierter Schaltung, insbesondere LSI-Technik, geeignet ist; insbesondere einen Decodierer von nach der μ-Kennlinie codierten PCM-Signalengemäß der Empfehlung G771 der CCITT (International Telegraph and Telephone Consulative Committee\-

Die erfindungsgemäße Lösung dieser Aufgabe erfolgt durch die Lehre nach dem Kennzeichen des Patentanspruchs 1.

Die Erfindung gibt vorzugsweise einen PCM-Decodierer zum Umsetzen eines analogen Sprachsignals in ein 8-Bit-PCM-Signal an, dessen erstes Bit ein Vorzeichen-Bit ist, wobei der PCM-Decodierer aufweist:

- eine Kondensator-Anordnung mit binär-gewichteten Kondensatoren und

- eine Widerstands-Kette mit mehreren Widerständen zum Teilen einer Bezugs^Spannung, um verschiedene Anzapfungens-Spannungen zu erhalten,

- wobei die Anzapfungs-Spannungen, die den vier niedrigsten Bits des PCM-Signals entsprechen, von der Widerstands-Kette abgeleitet werden, und die Kombination der Bezugs-Spannung und jeder der Anzapfungs-Spannungen, erzeugt gemäß dem Inhalt

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des zweiten bis vierten Bits des PCM-Signals,an einen entsprechenden Kondensator der Kondensator-Anordnung angelegt wird, so daß die Kondensator-Anordnung ein Analog-Spannungs-Signal entsprechend dem empfangenen Signal abgibt, und wobei die Widerstands-Kette zwei Gruppen von Zwischen-Anzapfungen besitzt, so daß die Umsetz-Kennlinie für die Erzeugung von Spannungen in Signalisier-Rahmen verschieden von der für Nicht-Signalisier-Rahmen sein kann.

Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert. Es zeigen:

Fig. 1 den Anteil positiven Vorzeichens einer Quantisier-Kennlinie eines gepreßten (komprimierten) Signals mit μ-Kennlinien-PCM-Codierung;

Fig. 2 die Differenz zwischen den decodierten Spannungen der Signalisier- und der Nicht-Signalisier-Rahmen;

Fig. 3 das Schaltbild eines PCM-Decodierers gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 4 Signal-Zeit-Diagramme zur Erläuterung des PCM-Decodierers von Fig. 3;

Fig. 5 eine Verknüpfungs-Tabelle zur Erläuterung des

Zusammenhangs zwischen dem Betrieb der Schaltergruppe in der Widerstands-Kette und den decodierten PCM-Signalen;

Fig. 6 eine Verknüpfungs-Tabelle zur Erläuterung des

Zusammenhangs zwischen dem Betrieb der Schaltergruppe in der Kondensator-Anordnung und den decodierten PCM-Signalen; und

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Pig. 7 genauer die Logik 23 von Pig. 3.

F i g 4 1 zeigt den Anteil positiven Vorzeichens der Quantisier-Kennlinie eines gepreßten (komprimierten) Signais mit μ-Kennlinien-PCM-Codierung, und zwar μ = 255. Im abgebildeten Fall wird die ganze Kennlinie, d.h. einschließlich positivem und negativem An teil/ durch eine Kurve aus fünfzehn linearen Segmenten oder Sehnen näherungsweise dargestellt.

D.h., bei der abgebildeten Quantisier-Kennlinie eines gepreßten Signals sind der positive und der negative Anteil in acht Geraden-Segmente I - VIII unterteilt, wobei jedes Segment seinerseits in sechzehn Stufen unterteilt ist, abgesehen vom ersten Segment, das in 15 t/2 Stufen entsprechend der Quantisierung der Mitten-Schritt-Betriebsart unterteilt ist. Ferner ist bei je zwei benachbarten Segmenten der Analog-Wert entsprechend jeder Stufe in dem vom Ursprung (Nullpunkt) entfernteren Segment doppelt so groß wie der jeder Stufe im jeweils anderen Segment.

In einem PCM-Codierer wird ein analoges Sprachsignal in einen Digital-Code mit acht Bite (B- - Bg) entsprechend der obigen Quantisier-Kennlinie umgesetzt. In diesem Fall wird das erste Bit (B.J zur Angabe des Signal-Vorzeichens verwendet, das zweite bis vier te Bit (B„ - B.) zur Binär-Darstellung eines der Segmente I - VIII sowie das fünfte bis achte Bit (B₁. - B₀) für jeweils einen der

b ο

Schritte im durch die Bits B„ - B. bestimmten Segment.

Ausweislich Fig. 3 besitzt der erfindungsgemäße PCM»*Decodierer eine Kondensator-Anordnung mit acht Kondensatoren C_ - C-, deren Kapazitätswerte proportional binär-gewichtet sind, und eine Widerstands-Kette mit einer Anzahl von in Reihe geschalteten Widerständen, die jeweils einen Wlderetandswert von R, 2R oder 3R aufweisen, um unterschiedliche Spannungen durch Teilen einer Bezugsspannung abzuleiten. Eine Spannung entsprechend den niedrigeren Bits Bj. - Bg eines empfangenen Datenblocks wird durch die

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Widerstands-Kette erzeugt, die dann zusammen mit der Bezugsspannung an ausgewählte Kondensatoren in der Kondensator-Anordnung angelegt wird, und zwar entsprechend dem Inhalt des zweiten bis vierten Bits B - B₄ des empfangenen Datenblocks, um so eine Analog-Spannung entsprechend dem empfangenen Datenblock durch die Kondensator-Anordnung zu erzeugen. In diesem Fall ist die Widerstands-Kette mit zwei Gruppen von Zwischen-Anzapfungen versehen, um Spannungen entsprechend der Kennlinie A von Fig. 2 für die Daten, abgeleitet aus den Nicht-Signalisier-Rahmen, und Spannungen entsprechend der Kennlinie B in Fig. 2 für die Daten, abgeleitet aus den Signalisier-Rahmen, zu erzeugen.

Es sei jetzt das Schaltbild von Fig. 3 in Verbindung mit Fig. 4 , wo an verschiedenen Punkten in Fig. 3 auftretende Signale abgebildet sind, näher erläutert.

Der PCM-Decodierer von Fig. 3 besitzt grundsätzlich vier Schaltung sbaugruppen:

Die erste Schaltungsbaugruppe 1 weist ein 8-Bit-Seriell-Eingabe/ Parallel-Ausgabe-Schieberegister 11 und ein 8-Bit-Parallel-Eingabe/Parallel-Ausgabe-Register 12 auf. Einem Anschluß 102 zugeführte PCM-Bit-Signale werden seriell in das Schieberegister 11 entsprechend einem Takt-Impulssignal von einem Anschluß 101 eingelesen. Der Inhalt des Schieberegisters 11 wird dann parallel zum Register 12 in Abhängigkeit von einem Verriegelungsimpuls, empfangen vom Anschluß 103, übertragen und als Signal von parallelen 8 Bits vom Register 12 abgegeben. In diesem Fall werden die logischen Pegel des 2-ten bis 8-ten Bits (B„ - B„) am Ausgang des Registers 12 invertiert (negiert).

Die zweite Schaltungsbaugruppe 2 dient zum Steuern des Ein- und Aus-Schaltens von Analog-Schaltern, die mit der Kondensator-Anordnung in der dritten Schaltungsbaugruppe 3 verbunden sind, und von Analog-Schaltern, die mit der Widerstands-Kette in der vierten

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Schaltungsbaugruppe 4 verbunden sind, und zwar zum Steuern in Abhängigkeit vom Ausgangssignal der ersten Schaltungsbaugruppe

Insbesondere besitzt die zweite Schaltungsbaugruppe 2 eine Logik 21 zur Abgabe von Ein/Aus-Steuersignalen SY - SY81, um die Analog-Schalter Y„., Y.-, Y.,, ...., Y„_ in der dritten Schaltungsbaugruppe 3 gemäß der logischen Information entsprechend dem 2-ten bis 4-ten Bit B„ - B. im Ausgangssignal des Registers 12 zu steuern, und zur Abgabe eines Rücksetz-Signals, um die logischen Ausgangssignale vom Register 12 für ein geeignetes Zeitintervall durchzuschalten, das ausreicht, damit die Logiken 21 und ihre logischen Verknüpfungen vornehmen.

Ferner ist vorgesehen ein 4/16-Leitungen-Decodierglied 22, das aus vier Bits bestehende logische Information entsprechend dem 5-ten bis 8-ten Bit B - B_fi vom Ausgang des Registers 12 empfängt und ein Signal an eine von 16 Ausgangsl-eitungen entsprechend dem Dezimal-Wert der logischen 4-Bit-Information abgibt.

Eine Logik 23 erzeugt Signalisier-Auswahl-Information (SIG) 203 bei Empfang eines Signalisier-Rahmen-Signals vom Anschluß 202. Gemäß dem Signalverlauf 202 in Fig. 4 ist das Signalisier-Rahmen-Signal ein Impuls, der ansteigt, kurz bevor das achte Bit des sechsten Rahmens des PCM-Signals empfangen wird, und abfällt, kurz bevor das achte Bit des zwölften Rahmens des PCM-Signal empfangen wird.

Die Logik 23 besitzt gemäß Fig. 7

- ein erstes Schieberegister 231, das bei Auftreten des Signalisier-Rahmen-Signals 202 einen hohen Pegel an seinem Ausgang (J synchron mit einem Impuls 210 erzeugt, der mit dem achten BLt in jedem Rahmen erzeugt wird, und bei Fehlen des SignalisLer-Rahmen-Signals 202 einen niedrigen Pegel an seinem Ausganq Q synchron mit einem derartigen Impuls 210 erzeugt,

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- ein zweites Schieberegister 232, das bei Auftreten des hohen logischen Pegels am Ausgang Q des ersten Schieberegisters 231 einen hohen Pegel an seinem Ausgang Q synchron mit dem Impuls 210 und bei Auftreten des niedrigen logischen Pegels am Ausgang Q des Schieberegisters 231 einen niedrigen Pegel an seinem Ausgang Q synchron mit dem Impuls 210 erzeugt, und

- ein Antivalenz-Glied (Exclusives-ODER-Glied) 233, das einen Impuls (SIG) 203 erzeugt, wenn von den Ausgängen Q des ersten und des zweiten Schieberegisters 231 und 232 ein hoher logischer Pegel zugeführt wird.

Es wurde bereits gesagt, daß das Signalisier-Rahmen-Signal 202 kurz vor dem achten Bit des sechsten Rahmens ansteigt und kurz vor dem achten Bit des zwölften Rahmens abfällt, d.h. der SIG-Impuls sowohl beim sechsten als auch beim zwölften Rahmen erzeugt wird. '-

Die Logik 24 wird durch das Rücksetz-Signal 201 betrieben, um Signale SX_n - SX zum Ein/Aus-Steuern der Analog-Schalter X_n X-„ in der vierten Schaltungsbaugruppe 4 entsprechend dem Ausgangsslgnal der Schaltungen 22 und 23 abzugeben.

Die dritte Schaltungsbaugruppe 3, die eine Analog-Spannung erzeugt, besitzt eine Kondensator-Anordnung mit einer Gruppe von binär* gewichteten Kondensatoren C_n - C₇ mit folgendem Verhältnis der

0 12 7 Kapazitäts-Werte: 2 : 2 : 2 : ... : 2 und einen Trenn-Verstärker A₁. Ein Ende jedes dieser Kondensatoren C_n - C_ ist mit dem Eingangsanschluß des Trenn-Verstärkers A über eine Ausgangsleitung 301 verbunden, während das jeweils andere Ende dieser Kondensatoren über eine erste Gruppe von Schaltern Y - Y₁ mit. einer ersten gemeinsamen Leitung 30 2 und über eine dritte Gruppe von Schaltern Y_{n 3} - Y₇₃ mit einer dritten gemeinsamen Leitung 304 (jeweils über einen eigenen Schalter) verbunden ist. Das andere Ende der Kondensatoren C_n - C_f ist über eine zweite Gruppe von Schaltern Y_n„ - Y_r„ mit einer zweiten gemeinsamen Leitung

ΌΖ Ό Ζ

verbunden.

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Die erste gemeinsame Leitung 302 liegt auf Erdpotential, während

die Ausgangsleitung 301 geerdet ist, wenn der Schalter Y₀., gets ι

schlossen ist. Die zweite gemeinsame Leitung 303 ist über Schalter S. und S„ mit Anschlüssen 306 und 307 verbunden, an die eine positive bzw. eine negative Bezugs-Spannung +V _ bzw. -V _f angelegt wird, und diese Schalter S. und S„ werden in ihrem Ein/Aus-Schalten durch das erste Bit (Vorzeichen-Bit) B oder B₁ des PCM-Signals am Ausgang des Registers 12 gesteuert.

Die vierte Schaltungsbaugruppe 4 hat eine Widerstands-Kette 401 mit 23 Zwischen-Anzapfungen, wobei das eine Ende der Widerstandskette mit der zweiten gemeinsamen Leitung 303 der dritten Schaltungsbaugruppe 3 verbunden und das andere Ende geerdet ist, sowie eine Gruppe von 24 Schaltern X_n - ^χοη· Das Eingangsende des Schalters Xq liegt auf Erdpotential, während das Eingangsende der übrigen Schalter X. - X_„ jeweils mit einer der Anzapfungen verbunden ist. Das Ausgangsende dieser 24 Schalter ist gemeinsam mit der dritten gemeinsamen Leitung 304 der dritten Schaltungsbaugruppe 3 verbunden.

Diese Schalter 24 werden in zwei Gruppen entsprechend ihrem Betrieb unterteilt;

Eine erste Gruppe besitzt Schalter X„ zum Erzeugen von Spannungen

ff ^Vref ^mit η = 0 - 15

und eine zweite Gruppe besitzt Schalter X_{4 1} zum Erzeugen von Spannungen

if|l v_ref «it » - 0 - 7 bei

V ,- = positives oder negatives Potential am ungeerdeten Ende,

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wobei die Widerstands-Kette einen Gesamt-Widerstandswert von 33 R über die zweite gemeinsame Leitung 303 besitzt. Die erste Gruppe von Schaltern wird für Nicht-Signalisier-Perioden benutzt, d.h. zum Decodieren des PCM-Signals hinsichtlich der Nicht-Signalisier-Rahmen, d.h. des 1-ten bis 5-ten Rahmens und des 7-ten bis 11-ten Rahmens, während die zweite Gruppe von Schaltern für die Signalisier-Periode benutzt wird, d.h. zum Decodieren des PCM-Signals im 6-ten und im 12-ten Rahmen.

Das Ein/Aus-Schalten dieser Schalter wird durch die Logik-Ausgangssignale SX_n - SX _n der Logik 24 gesteuert. Die Betriebsweise der Ein/Aus-Steuerung ist in der Verknüpfungs-Tabelle von Fig. 5 gezeigt. Wenn das Rücksetz-Signal 201 in Fig. auf niedrigem Pegel ist, ist der Schalter X_n sowohl für die Signalisier- als auch für die Nicht-Signalisier-Perioden eingeschaltet, und zwar unabhängig von der logischen Information B - B ,

b ο

so daß ein Ausgangssignal mit einem Analog-Pegel von 0 V an die dritte gemeinsame Leitung 304 abgegeben wird. Wenn das Rücksetz-Signal 201 auf hohem PegeL ist, wird nur ein Schalter, ausgewählt entsprechend der logischen Information von B5 - B3, eingeschaltet. Z. B. für [IT, ET, WZ₁ WZ\ = |0100j oder [OIOIJ beträgt die Ausgangsspannung an die gemeinsame Leitung 304 8 bzw. 10 für die Nicht-Signalisier-Periode, jedoch in beiden Fällen 9 für die Signalisier-Periode.

Andererseits: das Ein/Aus-Schalten der Schalter in der dritten Schaltungsbaugruppe 3 wird durch die logischen Ausgangssignale SY«. - SYn₁ der Logik 21 entsprechend der Verknüpfungs-Tabelle von Fig. 6 gesteuert. D.h., im Rücksetz-Zustand sind alle erste Schalter Y₁ (n = 0 - 8) eingeschaltet, und zwar unabhängig von der logischen Information von B - B . Wenn der Rücksetz-Zustand aufgehoben ist und die Logische Information anliegt, z. B. (B₂, B3, B^j = 11O1J, sind die Schalter ^₂Q' ^Y21' ^Y22' ^Y32'

/,.., Y_r-,, Yr-i ^und Y-I-! eingeschaltet und al Lei anderen SchaLter 'I^ j) b I /I

iiisqeschalte t.

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BAD

Mit dem oben beschriebenen Schaltungsaufbau erzeugt die vierte Schaltungsbaugruppe 4 entsprechend der logischen Information von B5 - B8 an der gemeinsamen Leitung 304 eine Spannung

Y^ V _f (n = 0 - 15) für die Nicht-Signalisier-Periode

und eine Spannung

4m+1 33

_f (m = 0 - 7) für die Signalisier-Periode.

Darüber hinaus kann die dritte Schaltungsbaugruppe 3 entsprechend der logischen Information von B2 - B4 am Ausgangsanschluß folgende Spannung erzeugen:

k-1 < Σ 2^J

"7 ." ⁺ ~7 >: 2^L Σ

L=O L=O

2n 33

ref

mit k = 0 - 7

η = 0 - IS für di(· Nicht-Signalisier-Periocle und eine Spannung

k-1 Y. 2"

L = O

L =

4m+1 33

ref

ι.

in i t k - 0-7 πι ■= 0 - 7 für die i) ig na I isier-Periode.

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Beim oben beschriebenen Decodierer hängt die Genauigkeit der erzeugten Analog-Spannung von der relativen Genauigkeit der Kapazitäts-Werte der Kondensatoren C_n - C₇ und der relativen Genauigkeit der Anzapfungs-Intervalle der Widerstands-Kette ab. Da derartige relative Genauigkeiten nur von der Genauigkeit der Abmessungen in der Ebene eines Schaltungsmusters von integrierten Schaltungen abhängen, kann die erzeugte Analog-Spannung hinreichend genau gemacht werden.

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Leerseite

Claims

BEETZ-LAMPRECHT-BEETZ Steinsdorfstr. 10 · D-8000 München 22 Telefon (089) 2272 01 - 227244 - 29 5910 Telex 5 22048 - Telegramm Allpatent München

81-31.399P

Patentanwälte Zugelassene Vertreter beim Europäischen Patentamt Dipl.-Ing. R. BEETZ sen.

Dipl.-Ing. K. LAMPRECHT Dr.-lng. R. BEETZ jr.

Rechtsanwalt Dipl.-Phys. Dr.jur. U. HEIDRICH Dr.-lng. W. TIMPE Dipl.-Ing. J. SIEGFRIED Priv.-Doz. Dipl.-Chem. Dr. rer. nat. W. SCHMITT-FUMIAN

9. September 1980

Patentansprüche

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1, PCM-Decodierer,

gekennzeichnet durch

- eine erste Schaltungsbaugruppe (1) zur seriellen Eingabe von PCM-Signalen und zur parallelen Ausgabe der PCM-Signale;

- eine zweite Schaltungsbaugruppe (2) zur Ausgabe eines ersten und eines zweiten Steuersignals entsprechend dem Inhalt der parallel ausgebenden PCM-Signale;

- eine dritte Schaltungsbaugruppe (3)

- mit acht binär-gewichteten Kondensatoren (C. - C₇), von denen jeweils verbunden sind:

- das eine Ende mit einer Ausgangsleitung (301) und

- das andere Ende wahlweise mit einer von mehreren Spannungs-Versorgungsleitungen (302 - 304) über einen zugeordneten von Schaltern (Y„ - Y_), gesteuert durch das erste Steuersignal; und

- eine vierte Schaltungsbaugruppe (4)

- mit einer Widerstands-Kette (401)

- einschließlich mehreren Zwischen-Anzapfungen, um geteilte Anteile der an der Widerstands-Kette abfallenden Spannung abzugreifen, so daß eine Spannung von einer der Zwischen-Anzapfungen an eine der Spannungs-Versorungsleitungen (302-304) über jeweils einen von Schaltern (X„ - Xo_n)/ gesteuert durch das zweite Steuersignal, anlegbar ist,

- wobei eine Analog-Spannung entsprechend dem PCM-Signal an die Ausgangs-Leitung der dritten Schaltungsbaugruppe (3) anlegbar ist,

- wobei die Widerstands-Kette aufweist:

- eine erste Gruppe von Zwischen-Anzapfungen, von denen eine Decodier-Spannung für die Nicht-Signalisier-Rahmen ableitbar ist, und

- eine zweite Gruppe von Zwischen-Anzapfungen, von denen eine Decodier-Spannung für die Signalisier-Rahmen ableitbar ist, und

- wobei die zweite Schaltungsbaugruppe (2) das Signalisier-Rahmen-Signal empfängt und auch das zweite Steuersignal abgibt, um eine der Zwischen-Anzapfungen der ersten und der zweiten Gruppe von Schaltern gemäß dem Inhalt des Signalisier-Rahmen-Signals auszuwählen

(Fig. 3).

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ο _Μ
2. PCM-Decodierer nach Anspruch 1,
dadurch gekennzeichnet,

- daß die Spannungs-Versorgungsleitungen der dritten Schaltungsbaugruppe (3) aufweisen:

- eine erste gemeinsame Leitung (302) auf Erdpotential,

- eine zweite gemeinsame Leitung (303) , an der eine positive und eine negative Bezugs-Spannung (bei 306, 307) wahlweise anlegbar ist, und

- eine dritte gemeinsame Leitung (304) , an der eine Spannung von einer der Zwischen-Anzapfungen anlegbar ist,

- wobei das andere Ende des ersten bis achten Kondensators (Y_n - Y,) mit der ersten gemeinsamen Leitung (302) über eine erste Gruppe von Schaltern (1) und auch mit der dritten gemeinsamen Leitung (304) über eine dritte Gruppe von Schaltern (3) verbunden ist, und

- wobei das andere Ende des ersten bis siebten Kondensators (Y_n - Y,.) mit der zweiten gemeinsamen Leitung (303) über eine zweite Gruppe von Schaltern (2) verbunden ist

(Fig. 3).
3. PCM-Decodierer nach Anspruch 2,
dadurch gekennzeichnet,

- daß die Widerstands-Kette (401)

- zwischen der zweiten gemeinsamen Leitung (303) und dem Erdpotential liegt, und

- daß die Zwischen-Anzapfungen der ersten Gruppe als Spannungen abgeben:

- das -^--fache der Spannung an der Widerstands-Kette (401) mit η = 0 - 15, und

- daß die Zwischen-Anzapfungen der zweiten Gruppe als Spannungen abgeben:

- das -T-r=—fache der Spannung an der Widerstands-Kette (401) mit m = 1 - 7.

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4. PCM-Decodierer nach einem der vorhergehenden Ansprüche,

- wobei das PCM-Signal acht Bits aufweist, von denen das erste ein Vorzeichen-Bit ist,

dadurch gekennzeichnet,

- daß die zweite Schaltungsbaugruppe (2) aufweist:

- eine erste Logik (21)

- zur Abgabe des ersten Steuersignals (SY_n. - SY₀₁) gemäß

Ul ο I

dem Inhalt des zweiten bis vierten Bits des PCM-Signals und

- eine zweite Logik (22, 24)

- zur Abgabe des zweiten Steuersignals (SX„ - SX.,„) entsprechend dem Signalisier-Rahmen-Signal und dem Inhalt des fünften bis achten Bits des PCM-Signals

(Fig. 3).

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