DE2900383C2

DE2900383C2 - Interpolativer PCM-Dekodierer

Info

Publication number: DE2900383C2
Application number: DE2900383A
Authority: DE
Inventors: Kirofumi Ichikawa Chiba Inoue; Hiroshi Yokohama Kanagawa Kosugi; Hirotoshi Yokohama Kanagawa Shirasu
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-01-06
Filing date: 1979-01-05
Publication date: 1982-09-23
Also published as: CA1129104A; JPS5493954A; FR2414267B1; GB2012134B; FR2414267A1; US4231022A; GB2012134A; DE2900383A1

Description

Die Erfindung bezieht sich auf einen interpolativen PCM-Decodicrer nach dem Oberbegriff des Patentanspruchs I₁ wie er aus »IEEE Transactions on Communications« Vol. COM-22, Nr. 11, November 1974, Seiten 1797 bis 1806, und ähnlich auch aus der deutschen Offenlegungsschrift Nr. 26 18 633 bekannt ist.

Die aus diesen Druckschriften öekannten interpolativen PCM-Decodierer sind aufgrund der in ihnen verwendeten Logikschaltungen λJr Signalumsetzung nach dem μ-Gesetz bestimmt. Wollte man die gleichen PCM-Decodierer für das Α-Gesetz verwenden, so wäre es erforderlich, eine zweite Logikschaltung vorzusehen und je nach der gewünschten Arbeitsweise die Logikschaltung für das μ-Gesetz oder diejenige für das Α-Gesetz einzuschalten. Dies würde einen erheblichen Aufwand an Schaltungselementen erfordern.

Der Erfindung liegt die Aufgabe zugrunde, einen interpolativen PCM-Decodierer zu schaffen, der sich bei geringem schaltungsmäßigen Aufwand sehr einfach zwischen einem Betrieb nach dem μ-Gesetz und einem Betrieb nach dem Α-Gesetz umschalten läßt.

Die Lösung dieser Aufgabe ist im Kennzeichenteil des Patentanspruchs 1 angegeben. Danach ist für den Digital/Analog-Umsetzer lediglich eine zusätzliche Stufe mit einem Schaltglied erforderlich, das in Abhängigkeit von einem Signal, das den gewünschten Betriebsmodus (μ- bzw. Α-Gesetz) angibt, ein- oder ausgeschaltet wird.

In der Weiterbildung der Erfindung nach Anspruch 2 wird erreicht, daß in Abhängigkeit von einem Polaritätsbit-Signal am Ausgang der Schaltung ein positives oder ein negatives Signal entsteht.

Die Erfindung wird nachstehend anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigt

Fig. 1 den schematischen Aufbau eines interpolativen PCM-Decodierers,

Fig. 2 die Schaltung im einzelnen eines Teils in Fi g. !,und

Fig. 3 und 4 die wesentlichen Teile einer Ausführungsform der Erfindung.

Vor einer eingehenden Beschreibung einer Ausführungsform der Erfindung wird ein bekannter interpolativer PCM-Decodieror für das μ-Gesetz unter Bezugnahme auf Fi g. 1 diskutiert. Für die folgende Beschreibung wird angenommen, daß ein PCM-Code ein Signal von 8 Bits ist.

Gemäß F i g. 1 werden von den Bit-Signalen bo ... bj das Polaritätsbit-Signal bo und die Segmentauswahl-Bit-Signale b\... bz in einer aus einem Register aufgebauten Logik-Speicherschaltung 1 und die Bit-Signale gleichförmiger Quantisierung b* ... bi in einer aus einem Register aufgebauten Logikspeicherschaltung Γ gespeichert. Die Bit-Signale gleichförmiger Quantisierung b_t ... bi werden in einen binären Raten-Multiplizierer (BRM) 2 eingegeben, welcher diese Signale in Ein-Bit-Signale umwandelt, die auf einer Zeitachse entwickelt sind. Die Segmentauswahl-Bit-Signale b\ ... bj der Logikspeicherschaltung 1 und ein Übertragsignal, das ein Ausgangssignal des binären Raten-Multiplizierers 2 ist, werden in einem Addierer 3 addiert. Ein Ausgangssignal des Addierers 3 wird in eine μ-Gesetz-Logikschaltung 4 (deren Inhalt weiter unten im einzelnen beschrieben wird) eingegeben. Ein Ausgangssignal der Logikschaltung 4 und das Polaritätsbit-Signal bn werden in einer/ Digital-Analogwandler (D/A-Wand-

jo ler) 5 eingegeben, welcher aus einer Leerschaltung (Widerstandskettennetzwerk), Auswahlschaltern usw.

aufgebaut ist. Auf diese Weise kann ein dekodiertes Analogsignal gewonnen werden.

Im μ-Gesetz von CCITT werden die Analogwerte der unteren Enden der Segmente zu 0, 1, 3, 7, 15, 31, 63 und 127 festgesetzt, wenn die Vollskala 255 beträgt. Die Entsprechung zwischen diesen Analogwerten und den Segmentauswahl-Bit-Signalen b\, bi, S3 ist in Tabelle 1 im einzelnen angegeben.

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Tabelle I

Λ ι	"2	O	Analogwert	Λ ι h₂	h	Analogwert
O	O	1	0	1 0	0	15
O	O	η	1	1 0	1	31
η	I	ι	3	1 I	0	63
η	1	7	1 I	I	127

Beim interpolativen Dekodierer werden nur die unteren Enden der entsprechenden Segmente in Tabelle 1 und daneben der Wert 255 mit der Leiterschaltung verwirklicht Darüber hinaus wird er mit einer Geschwindigkeit betrieben, die 16mal höher ist als bei einem nicht-interpolativen Decodierer. Man erhält also einen gleichförmigen Quantisierungswert von Vie in jedem Segment, indem man eine Zeitmittelung über eine Sampling-Dauer durchführt

Die Leiterschaltung im Digital-Analogwandler 5 ist in der in Fig.2 gezeigten Weise aufgebaut Diese Leiterschaltiing wird /?-2/?-Typ genannt Üblicherweise wird R der Serienwiderstand und 2Λ der Parallelwider· stand genannt. Um die Erläuterung zu erleichtern, wird angenommen, daß das Polaritätsbit-Signal ba stets »l< < ist. Spannungsschalter VS\ ... VS₈ übertragen eine Spannung von + Vn(V), wenn Treibersignale S\ ... S₈ der entsprechenden Logiksignal-Leiterschalter»!« sind, und eine Spannung 0 (V), wenn diese »0« sind. S\ ... S» haben daher für eine Ausgangsspannung Vom die Gewichte 2°, 2^[,... und 2⁷. Die Beziehung zwischen den die Segmentnummern in den PCM-Codes des μ-Gesetzes repräsentierenden b\, bi, bs und Si... Se wird wie in Tabelle 2 angegeben.

Tabelle	2	h	by	■Si	1	Sj	Sa	Si	S₁₁	Si	■S_s	Analogwert
b\		0	0	1	1	1	1	1	1	1	1	255
1	0	1	1	0	0	1	1	i	1	1	1	127
0	1	1	ü	0	0	1	i	i	i	1	1	63
0	1	0	1	0	0	0	1	1	1	1	1	31
0	1	0	0	0	0	0	0	1	i	1	1	15
0	1	1	1	0	0	0	0	0	1	1	1	7
0	0	1	0	0	0	0	0	0	0	1	1	3
0	0	0	1	0	0	0	0	0	0	0	1	1
0	0	0	0	0		0	0	0	0	0	0	η
0	0

Die Logik zur Umwandlung der Segmentauswahl-Bit-Signale b\ ... t>3 in die Logiksignale Si ... Sg (was die Logik μ genannt wird) wird durch die μ-Gesetz-Logik- J5 schaltung 4 verwirklicht In der Ausgabe des Addierers 3 (F i g. 1) und Tabelle 2 bezeichnet b\ 'ein Signal, welches zur Anzeige des Maximalwertes notwendig ist, der erscheint, wenn das Signal von BRM 2 zu den Segmentaus'-vahl-Bitsignalen b\, bj, i>j addiert wird. ίο

Der Erfinder führte Studien zur Anwendung dieses interpolativen PCM-Dekodierers auf einen Fall des Α-Gesetzes durch, welches eine andere Art von PCM-Codes spezifiziert. Gemäß dem Α-Gesetz werden die unteren Enden von Segmenten als 0, 2,4.8,16,32, 64 und 128 spezifiziert, wobei die Vollskala 256 beträgt. Damit ergibt sich entsprechend Tabelle 2 iür das μ-Gesetz Tabelle 3 für das A-Gesetz.

Tabelle 3

S₃ Analogwert

1	0	0	0	1	0	0	0	0	0	0	0	256
0	1	1	1	0	1	0	0	0	0	0	0	128
0	1	1	0	0	0	1	0	0	0	0	0	64
0	1	0	1	0	0	0	1	0	0	C	0	32
0	1	0	0	0	0	0	0	1	0	0	0	16
0	0	1	1	0	0	0	0	0	1	0	0	8
0	0	1	0	0	0	0	0	0	0	1	0	4
0	0	0	1	0	0	0	0	0	0	Ü	1	2
0	0	0	0	0	0	0	0	0	0	0	0	0

Das heißt es ist eine vom Fall des μ-Gesetzes verschiedene Logik zur Umwandlung der Segmentauswahl-Bit-Signale b\... bi in S\ und S\... St innerhalb des Dekodierers erforderlich (diese soll die Logik A genannt werden). 'Jm daher einen einzigen Dekodierer sowohl für das μ-Uesetz als auch für das A-Gesetz verwenden zu können, müssen Logikschaltungen sowohl für die Logik μ als auch für die Logik A innerhalb des Dekodierers enthalten sein.

Im folgenden wird die Erfindung, dip dieses Problem gelöst hat, im einzelnen beschrieben.

Tabelle 4 dient zur Erläuterung des Prinzips und gibt die Beziehung zw^;schen den Segmentauswahl-Bit-Signalen unter den 8 Bits der Dekodierereingabe, den Logiksignalen bzw. Treibersignalen Si ... Se der Leiterschalter und den Leiterausgabewerten an.

	/'ι	4	M	O	•J	-Ciesct/	Vi	5	.S	.Si	s„	29	O	OO	383	A-(	I	ieset/	Vi	.S	1 Si	f)	I	Analogwert
		/>.'		1	^s	Vi	I		1	1	1		O			Analogwert .S'i	0	■S"?	I	I	1		I	256
	O			O	1	1	1		I	I	1		O			255	0	I	1	1	1		1	128
	1	O		1	O	1	I	1	I	1		O		127	0	I	I	I	1		I	64
Tabelle	1	1		O	O	O	O	I	1	1	s- ν« .s;	O	63	0	0	0	I	1		1	32
/'Ί	1	1		I	O	O	O	O	1	1		O	31	0	0	0	0	1		1	16
	1	O	O	O	O	O	O	O	1		O	15	0	C)	0	0	0		1	8
1	O	O	I	O	O	O	O	O	O		O	7	0	0	0	0	0		1	4
O	O	I	O	O	O	O	O	O	O (		O O	3	0	0	0	0	0		0 0 0 0	2
O	O	I	. -r	O	O	O	O	O	O (		I	ihr, ,;-.(,	0	0	0	0		; „,!,.„·	0
O	O	O		O	O			HIl £.	C· -I-		0		0						,» ι iNjn.c,.K„i...„„
O	It I til	O		ιιαι	c· j_ ijl 1.IiI												.SV, .V, .V₈ .S¹,
O						)				1
(I								1
O							1
O			I
		I
	I
0







0 0

.... S- das Gewicht 2' und Sk das Gewicht 2". Indem man :<i .Ss' mit dem gleichen Gewicht von 2° wie Ss ausstattet, werden die Analogwerte des Α-Gesetzes gleich den Codes des ii-Gesetzes erhöht um Ss'= 2°. Wenn beispielsweise »b,^r b\ th öj« »0011« ist. dann ist »5Ί ... Ss« »00000111« und der zugehörige Analogwert ist im r> μ-Gesetz

2² + 2'+2° = 7.

Andererseits ist im Α-Gesetz »Si ... Ss. 5k'« »000001111« und der zugehörige Analogwert wird

2-' + 2'-i-2°+ 2° = 8.

Das heißt, es ist richtig, im Falle des μ-Gesetztes Sg' stets »0« und im Falle des Α-Gesetzes SV = Sg zu machen. Von Se kann man sagen, daß es ein Auswahlsignal zur ji Auswahl der Minimaleinheit des Analogwerts des unteren Endes des Segments ist.

Ein Verständnis der Erfindung läßt sich aus F i g. 3 und Fig. 4 gewinnen. Fig. 3 zeigt die wesentlichen Bestandteile einer Ausführungsform der Erfindung.

Um das Gewicht von Ss' gleich dem Gewicht von Ss zu machen, kann ein Punkt A mit einem Punkt B über einen Widerstand R verbunden sein und der Punkt ßmit dem Spannungsschalter VSs durch den Widerstand 2r und ähnlich mit einem Spannungsschalter VSs' über einen Widerstand 2R, wie dies in Fig. 3 dargestellt ist. Das heißt, der Widerstand 2R ist parallel zu dem dem Minimalanalogwert entsprechenden Parallelwiderstand angeschlossen, und der Spannungsschalter VSg' ist an diesen Widerstand 2R angeschlossen. Daher wird die Impedanz gesehen unterhalb des Punktes A 2R und ebenso wird die Impedanz gesehen zum Spannungsschaiter VSV vom Punkt A 2R. so daß das Gesamtgewicht von Se und Se' und das Gewicht von 57 gleich werden. Beide Impedanzen gesehen vom Punkt B zu den Spannungsschaltern VSg und V⁷Ss' sind 2R, so daß die Gewichte von Sg und Ss' gleich werden und das Gewicht sowohl von Se als auch von SV '/2 des Gewichts von 5? wird.

Die Herstellung von Ss'= 0 für das μ-Gesetz und Sg' = Sg für das Α-Gesetz, wie in Tabelle 4 angegeben, AND und ein Umschalt-Steuersignal »/4«, wie in Fig. 3 dargestellt, verwendet werden. Das Steuersignal »Au wird zu »1« für das Α-Gesetz und zu »0« für das μ-Gesetz gemacht. Damit wird die Ausgabe Sa' der UND-Schaltung AND »0« für das μ-Gesetz und gleich Sa für das A-Gesetz.

Auf diese Weise ist es überflüssig, Logikschaltungen sowohl für die Logik μ als auch für die Logik A vorzuse'^n, es ist vielmehr ausreichend, nur die Logikschaltung für die Logik μ vorzusehen. Der Dekodierer wird auch für das Α-Gesetz verwendbar, wobei seine Hardware identisch ti derjenigen des allein für das μ-Gesetz bestimmten Deicodierers bleibt.

Fig.4 zeigt die wesentlichen Bestandteile einer Ausführungsform, bei welcher das Polaritätsbit-Signal bo auch berücksichtigt wird.

Gemäß der Figur liefern Spannungsschalter + VSi ... + VSi, + VS₈', - VSi · - · - VSa und - VSg' Ausgangssignale + Vh(V), wenn die Logiksignale »1« sind und das Paritätsbit-Signal bo »1«ist, während sie Ausgangssignale - V/i (V) liefern, wenn die Logiksignale »1« sind und bo »0« ist. Wie sich nun eine Ausgangsspannung abhängig vom Wert des Polaritätsbits bo ändert, wird hinsichtlich des Bits Ss angegeben. Unter der Annahme, daß Sg »1« und bo »1« ist, liefern beide Spannungsschalter + VSg und — VSe wegen eines Inverters (INV), einer ODER-Schaltung (OR) und einer UND-Schaltung (AND) + Vh, und unter der Annahme, daß Sg »1« und bo »0« ist, liefern beide Spannungsschalter + VS₃ und - VSs - V_H. Daher wird + V_H (V) bzw. - V_H (V) als Ausgangsspannung über einen Widerstand 2R geliefert. Andererseits werden, wenn Sg »0« ist, die Ausg,ungsspannungen 0 ^unabhängig von den Werten von bo.

Der oben beschriebene Vorgang ist hinsichtlich S]... Sj und Sg' ganz ähnlich. Mit dieser Ausführungsform kann der Dekodierer für das Α-Gesetz unter Vorsehen allein der Logikschaltung für die Logik μ verwendet werden. Bei den vorstehenden zwei Ausführungsformen wurden die Leiterschaltungen als spannungsgetriebene dargestellt, es versteht sich aber von selbst, daß auch stromgetriebene Leiterschaltungen verwendet werden können.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Interpolativer PCM-Decodierer, der aus Segmentauswahl-Bitsignalen und Bitdgnalen gleichförmiger Quantisierung innerhalb eines Segmentes ein über das jeweilige Tastintervall gemitteltes Analogsignal erzeugt, mit einer Stufe (2), die ein den Bitsignalen gleichförmiger Quantisierung entsprechendes zeitabhängiges Signal abgibt, einem Addierer (3), der das zeitabhängige Signal zu den Segmentauswahl-Bitsignalen addiert, und einer Logikschaltung (4), die aus den Ausgangssignalen des Addierers (3) dem μ-Gesetz entsprechende Steuersignale für einen Digital/Analog-Umsetzer (5) gewinnt, dadurch gekennzeichnet, daß der Digital/Analog-Umsetzer (5) um ein Schaltglied (VS'S) erweitert ist, das ein zusätzliches größenmä-Qig dem geringstwertigen Bit entsprechendes Analogsignal zum Ausgangssignal des Digital/Analog-Umset/ers (5) dann addiert, wenn ein Verknüpfungsglied (AND) das Vorhandensein eines Bitsignals geringster Wertigkeit (SS) und eines Umschaltsignals (»A«) zum Umschalten auf das Α-Gesetz feststellt.

2. PCM-Decodierer nach Anspruch t, dadurch gekennzeichnet, daß der Digital/Analog-Umsetzer (5) eine Widerstands-Leiterschaltung (R, 4R) aufweist, deren jeder Zweig Ober ein Paar von ein positives oder ein negatives Signal abgebenden Schalteinrichtungen (+VSl, -VSi, ... + VS'8, — VS'8) einschaltbar ist, daß die eine Schalteinrichtung jedes Paares über ein UND-Glied und die andere über ein ODER-Glied von dem zugehörigen Steuersignal (Si ... 58, »A«) ansteuerbar ist, wobei dem UND-Glied oder dem ODER-Glied ein Inverter (INV) vorgeschaltet ist, und daß sämtliche UND- und ODER-Glieder mit einem Polaritätsbit-Signal (bo) beaufschlagbar sind.