DE2824254A1 - Umsetzer - Google Patents

Description

THE POST OFFICE
23 Howland Street
London WlP 6HQ
(Großbritannien)

Umsetzer

Die Erfindung betrifft einen Umsetzer zur Umsetzung linearjcodierter PCM-Signale in komprimierte PCM-Signale, sowie zur Umsetzung komprimierter PCM-Signale in lineare PCM-Signale.

Die Erfindung läßt sich besonders vorteilhaft in Fernsprechanordnungen einsetzen.

Beispielsweise werden in einer Fernsprech-Vermittlungsstelle mit digitalem Durchschaltenetzwerk die analogen Sprachsignale vor der Einspeisung in das Durchschaltenetzwerk in eine Digitalform umgesetzt, im allgemeinen nach dem Prinzip der Pulscodemodulation (PCM). Diese PCM-codierte Information kann zunächst linear codiert sein und danach gemäß einer von zwei üblichen Kompressionsbzw. Kompressor-Kennlinien in eine zur Durchschaltung bzw. Vermittlung geeignete Form komprimiert werden. Diese beiden Kompressionsverfahren heißen A- und yU-Gesetz-Kompression und sind in der CCITT-Empfehlung G711 definiert.

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Die Erfindung betrifft die Umsetzung der linearen Signaldarstellung entweder in die Α-Gesetz- oder in die /U-Gesetz-Signaldarstellung und umgekehrt.

Durch Vergleich von linearer bzw. Linear-PCM mit gemäß dem Α-Gesetz komprimierter PCM läßt sich zeigen, daß zwischen den beiden Darstellungsformen ein Zusammenhang besteht, der die Umsetzung mittels eines Schaltnetzes gemäß einem vorgegebenen Algorithmus gestattet.

Für das ,u-Gesetz kann ein ähnliches Verfahren angewandt werden, wenn zum linearcodierten Signal vor dessen Einspeisung in das Schaltnetz die Binärzahl 33 addiert wird.

Aufgabe derjErfindung ist es, PCM-Umsetzer anzugeben, die für zwei wichtige Kompressionsverfahren geeignet sind und deren schaltungstechnischer Aufwand gering ist.

Diese Aufgabe wird für einen Umsetzer zur Umsetzung von Information aus der Linear-PCM- in die A-Gesetz-Darstellung erfindungsgemäß gelöst durch ein erstes Schaltnetz, das gemäß einem vorbestimmten Algorithmus für eine vorbestimmte erste Anzahl von Bits eines Linear-Codes einen A-Gesetz-Segment-Code erzeugt; und ein zweites Schaltnetz, das gemäß dem Segment-Code .aus einer vorbestimmten zweiten Anzahl von Bits des Linear-Codes vorbestimmte Bits auswählt und einen A-Gesetz-Intervall-Code erzeugt.

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Eine vorteilhafte technische Ausführungsform besteht darin,daß der Umsetzer einen n-Weg-Datenselektor aufweist, wobei η die Anzahl der Bits des Intervall-Codes ist, ferner daß das erste Schaltnetz mehrere NOR-Gatter aufweist, und daß derJDatenselektor aus einer Matrix von Feldeffekt-Transistoren besteht, die von den Ausgangssignalen der NOR-Gatter derart ein- oder ausschaltbar sind, daß die vorbestimmten Bits der zweiten Anzahl von Bits über die Matrix übertragen werden.

Schaltungstechnisch vorteilhaft ist, daß der Umsetzer einen Inverter zur Umsetzung eines Offset-Binärcodes in einen Linear-Amplitude-Code aufweist.

Eine erste vorteilhafte Weiterbildung . der Erfindung betrifft einen Umsetzer zur Umsetzung von Information aus der A-Gesetz-Darstellung in eine m Bit-Linear-PCM-Darstellung, mit einem m-Weg-Datenselektor, der aufweist Dateneingänge für die Intervall-Bits des A-Gesetz-Codes sowie Steuereingänge für die Segment-Bits des A-Gesetz-Codes, und der gemäß dem Segment-Code die Intervall-Bits auf ausgewählte Ausgänge der m Ausgänge des Datenselektors überträgt, um den Linear-Code zu erzeugen.

Ein einfaches Ausführungsbeispiel besteht darin, daß der Datenselektor eine Matrix aus Feldeffekt-Transistoren aufweist, die gemäß dem Segment-Code derart ein- oder ausschaltbar sind, daß die Bits des Intervall-Codes an die ausgewählten Ausgänge gelangen können.

Eine geeignete Zahlendarstellung wird erreicht durch Inverter, die durch Invertierung der Bits des Linear-PCM-Codes

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einen Zweierkomplement-Linear-PCM-Code erzeugen.

Eine zweite vorteilhafte Weiterbildung der Erfindung besteht in einem Umsetzer zur Umsetzung von Information aus der Linear-PCM-in die ,u-Gesetz-Darstellung, mit einem Addierer zur Addition des Linear-PCM-Signals zu dem Binärwert 33; mit einem ersten Schaltnetz, das gemäß einem vorbestimmten Algorithmus für eine vorbestimmte erste Anzahl von Bits des Addierer-Ausgangs einen ,u-Gesetz-Segment-Code erzeugt; und mit einem zweiten Schaltnetz, das gemäß dem Segment-Code aus einer vorbestimmten zweiten Anzahl von Bits des Addierer-Ausgangs vorbestimmte Bits auswählt und einen ,u-Gesetz-Intervall-Code erzeugt.

Eine dritteivorteilhafte Weiterbildung der Erfindung besteht aus einem Umsetzer zur Umsetzung von Information aus der /U-Gesetz-Darstellung in eine m Bit-Linear-PCM-Darstellung, mit einem m-Weg-Datenselektor, der aufweist Dateneingänge für die Intervall-Bits des ,u-Gesetz-Codes sowie Sfceuereingänge für die Segment-Bits des ,u-Gesetz-Codes, und der gemäß dem Segment-Code die Intervall-Bits auf ausgewählte Ausgänge der m Ausgänge des Datenselektors überträgt, um den Linear-Code zu erzeugen; und mit einem an die m Ausgänge angeschlossenen Subtrahierer zur Subtraktion des Binärwertes 33 vom Ausgangssignal des Datenselektors, um den Linear-Code zu erzeugen.

Die Erfindung wird nun anhand der Zeichnung näher erläutert. Es zeigen:

Fig. la und Ib die A-Gesetz-Kennlinie und zum Vergleich die ,u-Gesetz-Kennlinie;

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Pig. 2 eine erfindungsgemäße Schaltungsanordnung zur Umsetzung linearer PCM-Code-Wörter in die A-Gesetz-Darsteilung;

Fig. 3 eine Schaltungsanordnung zur Umsetzur.g von

Signalen aus de.? A-Gesetz-Darstellung in die Linear-PCM-Darstellung;

Fig. 4 einen A-Gesetz/Linear-Umsetzer, der zusammen mit einem Decodierer gemäß der GB-Patentanmeldung 50 096/76 verwendet wird;

Fig. 5 die Schaltung eines Linear-PCM/,u-Gesetz-Umsetzers; und

Fig. 6 die Schaltung eines ,u-Gesetz/Linear-PCM-Umsetzers.

Die Α-Gesetz- und ,u-Gesetz-PCM-Kompressor- oder Kompander-Kennlinien sind in der CCITT-Empfehlung G7II definiert. Die Codewörter für beide Kennlinien sind 8 Bit-Wör-ter, bestehend aus einem Vorzeichenbit, 3 Segment-Bits und 4 Intervall-Bits.

Fig. la und Ib stellen den Unterschied zwischen dem ,u-Gesetz- und dem A-Gesetz-Code dar. Die Ordinate zeigt den Wert linearer Abtastwerte, während die Abszisse Segmentnummern und Intervalle in jedem Segment der diese Abtastwerte darstellenden ,u-Gesetz- und A-Gesetz-Codes zeigt. In beiden Gesetzen wird jedes Segment in l6 Intervalle unterteilt. Das Α-Gesetz nimmt in Schritten von 4 für die Segmente 0 und 1 zu, während das ,u-Gesetz im Segment einen Einzelschritt des Wertes 1 und danach 15 Schritte des Wertes 2 aufweist, gefolgt von 16 Schritten der Größe

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im Segment 1 usw. Ein Vergleich beider Kennlinien nach Fig. la und Ib zeigt, daß das ,u-Gesetz bei einer Verschiebung der ,u-Gesetz-Kennlinie um 33 lineare Inkremente nach oben exakt mit der A-Gesetz-Kennlinie für die Segmente 1 bis 7 übereinstimmt. Von dieser Tatsache kann Gebrauch gemacht werden, wenn der Linear-Code vor der Umsetzung in die ,u-Gesetz-Darstellung um 33 Einheiten vergrößert wird.

Zunächst sei die Umsetzung des linearen PCM-Signals gemäß dem Α-Gesetz erläutert. Der lineare Binärcode, der durch den in der GB-Patentanmeldung 501^/77 beschriebenen Codierer erzeugt werden kann, muß zur Darstellung sowohl der kleinsten Einzelheiten um die Amplitude Null herum als auch zur Kennzeichnung des Vollaussteuerungs-Bereichs genügend viele Bits aufweisen. Eine Untersuchung des Codiergesetzes ergibt, daß das Verhältnis zwischen dem kleinsten Quantisierungsintervall und dem gesamten Codierbereich (das ist die Differenz zwischen dem maximalen Positiv- und dem maximalen liegativwert) 4096 beträgt. Dies bedeutet, daß der primäre Linear-PCM-Codierer zur Codierung von Sprachsignalen eine Genauigkeit von 12 Bits aufweisen muß. Der bereits entwickelte Codierer erzeugt lH Bit-Linear-PCM-Codewörter in "Offset-Binärdarstellung", und es wird gezeigt, daß der erfindungsgemäße Umsetzer zur Erzeugung des A-Gesetzes nur die 12 höchstwertigen Bits verwendet.

Tabelle 1 zeigt A-Gesetz-Cadewörter (Spalte 2) für Abtast- oder Entscheidungs-Pegel in der Nähe der Amplitude Null (Spalte 1), Die dritte Spalte stellt den entsprechenden Linear-Offset-Binärcode dar, die vierte Spalte zeigt den Betrag- und Vorzeichen-Linearcode. Man erkennt, daß die

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Linear- und die A-Gesetz-Codes in der Nähe der Amplitude Null exakt übereinstimmen und keine Kompression erfolgt. Ferner ist ersichtlich, daß durch Invertierung aller Bits des Linearcodes mit Ausnahme des Vorzeichenbits, wenn das Vorzeichen negativ (0) ist, die Linear-Codewörter bezüglich Betrag ,und Vorzeichen völlig symmetrisch zum absoluten Nullpunkt sind. Wie beim A-Gesetz-Code existieren für die Amplitude Null zwei Codes. Aus diesem Grund muß bei der Umsetzung in die A-Gesetz-Darstellung lediglich der positive Amplitudenbereich betrachtet werden, wenn bei negativem Linear-Codewort eine Invertierung stattfindet .

Tabelle 1

Dezimal	A-Gesetz	Linear-Offset	Linear- Amplitude
+ tf ■»-3 -f % Null +O -O -I -3	lOOOOlOO Ioooσοι ι lOOOOOI O \o ooooo i ioöoooqo DOÜOOOOÜ OO O OO OO I OOOODOiO OPOOOOI I OOGCiü IO O	lOOüQCOOOfOO lOOOOOOOOOi I lOOOOOOOOOIÜ IDOOüOOOoOOi lOOOÜOüOOüOO 0\ i \ I I I I INI OMItIIIIIlO öl M I M I IIO I OH I I I I I I i OO OU I I I I I 101 /	IO OOO CCOV'iCO I C - O C: O O O C-01 ! t O O V- O O O OO OIO ί o-o ο ύο ooooo ί I OO O OO OOOGCC OO O O OO OOCOCc OOC COOOOOOO) OOOOO OO OOO tu OOOOOOOOOQI I DOOOOO OOO \ CO

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Tabelle 2 zeigt die Linear-Amplituden in Binärform für eine Anzahl von A-Gesetz-Codes in den einzelnen Segmenten. Spalte 1 zeigt verschiedene Entscheidungspegel in dezimaler Darstellung, Spalte 2 stellt den Linear-Amplituden-Code für jeden Entscheidungspegel dar, und Spalte 3 zeigt den entsprechenden A-Gesetz-Code. Es ist bekannt, daß A-Gesetz-Codewörter in den unteren Segmenten weniger linearen Entscheidungspegeln entsprechen als Codewörtern in den höheren Segmenten; daraus leitet sich der Ausdruck* "Kompressor-Kennlinie" ab.

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Tabelle 2

	ß. ?.	-	I ifO	Linear-	A-Gesetz-Code	j	>■ loo ooo ο	J	I I
SEGMENT			133-	Amplitude	S £(T- mENT XhiTERVflL-	V ΓΟΟ OOOl		\	roii oooi
			131	OOOIOOOIIOI			\ Ol« I I I I	^l
		13(>	OOOl O OC) ( I OO			i	lon ο öoö
		135"	O O O I OOO'lOlO	j	J
	3	13 fr	O O O I OOOlOOl		J
k		133	OC-Ol OOOl OOO		\ O IO IMl
		132	OOOl OO OO I I I		I O IO MlO
		I3i	ο ο οι oo ο ο ( ι ο
		13Ο	OOO j COOOIOl	. O ι O ooo»
		12.1	OOOl O QOOI OO
	B.P.	I 2-§	OOOl OO OOO 1 I	• O IO OO OO
		i J-I	OOOl O OOOO I O
	12. (>	ooo I ο ooooo I	OOI lift
		O O O i OO O C O O O	OO f f M O
	12. i+-	OOOO (IiII Il	t I
X	I I	CQOO i I I M I O	I
	1	OOO Ot M I I O \	ooo ooio
		O O OO 1 I I I I OO	ooo oooi
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	f>5	O OOOl OOOl OO
	(,Ir	O OOOl O O OO i I
O	G 3	O O OOI O OOO i O
UND	G 2.	O OOOl OO OOO I
I	61	OOOOI OOOOOO
I	fcO	OOOOOί I M I i
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2	OOOOOO I I I I O
I	I t
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OOO O OO OOOOO

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- 11» -

Tabelle 2 stellt lediglich vier Segmentgrenzen (bezeichnet durch die Buchstaben B.P.) dar, doch reicht dies aus, um das Prinzip des erfindungsgemäßen Umsetzers darzustellen, wobei die höhe ran Segmente demselben Zweierpotenz-Kompressionsgesetz folgen. Aus Tabelle 2 ist abzulesen, daß der A-Gesetz-Segmentcode durch Auffindung der Lage der höchstwertigen 1 im Linear-Amplituden-Code erhalten werden kann. Die übrigen vier Bits (Intervallbits) des A-Gesetz-Codes entsprechen exakt den unmittelbar auf die vier höchstwertigen Eisen folgenden vier Bits (mit Ausnahme des Segmentcodes Null, der einfach dadurch bestimmt werden kann, daß sich im Segment Null keine "1" in der fünften Position oder höher befindet). Diese Regel stellt die Grundlage des erfindungsgemäßen Umsetzers dar, der nun näher beschrieben wird.

Ein 12 Bit-Linear-PCM-Codewort in Offset-Binärdarstellung sei durch folgende Schreibweise dargestellt:

^b12^bll^blO^b9^b8^b7^b6^b5^b4^b3^b2^bl

mit: b.p = Vorzeichenbit (für b.,- ⁼ 1 i^{st der} Abtastwert positiv, für b_1? = 0 ist der Abtastwert negativ).

Das Offset-Binär-Codewort entspricht dem Amplitudencode, wenn b,,- = 1 ist und kann bei b.p ⁼ ° durch Invertierung der Bits b. bis b.,., in eine Betrag- und Vorzeichen-Darstellung gemäß folgender Form umgesetzt werden:

sgn M₁₁M₁₀M₉M₈M₇M₆M₅M₁₁M₅M₂M₁ (sgn = Vorzeichen).

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Der A-Gesetz-Segmentcode kann in der Form S-rS^ dargestellt werden. Es läßt sich zeigen, das gilt:

M_{11 +} M₁₁ M_{10 +} M₁₁ M₁₀ M₉ + M₁₁ M₁₀ E₉

Diese Gleichungen reduzieren sich zu:

S₃ = M₁₁ +M₁₀₊M₉₊ M₈

S₂ = M₁₁ +M₁₀₊I^₉ H₈ Ii₇ + H₉ M₈ M₆

S₁ . M₁₁ + M₁₀ M₉ + M₁₀ M₈ M₇ + H₁₀ M₈

M₁₀ M₉ M₈ M₇ + U^ M₁₀ M₉ V_Q M M_{9 +} M₁₁ M₁₀ R₉ M₈ H_{7 +} M₁₁ M₁₀ M₉ M_Q R₇

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Unter der Voraussetzung, daß der Segmentcode aus dem Amplitudencode abgeleitet werden kann, läßt sich der Segmentcode dazu verwenden, einen Datenselektor zu -Steuern, um die vier gewünschten Intervallbits des A-Gesetz-Codes nach folgender Tabelle zu bestimmen:

	h	Tabelle 3	CODE	INTERVAL CODE	Ξ2	h
	O	fl		M2	H1
SEGMEIIT	O	O	M^ Μ·χ	M2	«1
fs	1	1	M4 M3	M3	M2
O	1	0	M5 M4	M4	»3
O	O	1	Mg M5	M5
O	O	O	M7 Mg	M6	M5
O	1	1	M8 M7		·%
1	1	O	M9 M8	M8	•V
1	1	M10 M9
1
1

OR5G1NAL

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Pig. 2 zeigt eine Schaltungsanordnung, die eine Umsetzung aus der Linear-PCM- in die A-Gesetz-Darstellung unter Verwendung des vorstehend genannten Algorithmus durchführen kann. Diese Schaltungsanordnung wird zusammen mit einem Codierer verwendet, der in der GB-Patentanmeldung 5014/77 näher beschrieben ist. Dieser Codierer erzeugt linear pulscodemodulierte Abtastwerte mit jeweils 14 Bits. Die Abtastwerte sind im Offset-Binärcode dargestellt und treten am Ausgang eines Akkumulator-Zwischenspeichers auf.

Die Schaltungsanordnung nach Fig. 2 weist 12 Eingänge bl2 bis bl auf, in die die höchstwertigen Bits der 14 Bit-Linear-Codewörter eingespeist werden. Alle Leitungen bl bis bll sind an 11 zugehörige Antivalenz-Gatter 10 bis 20 angeschlossen, die steuerbare Inverter darstellen. Die zwölfte Leitung bll ist über einen Inverter an die zweiten Eingänge der Gatter 10 bis 20 angeschlossen. An den Ausgängen der Gatter 10 bis 20 werden die Amplituden-Code-Bits ML bis M^ erzeugt.

Die Ausgänge Ml bis MIO der Antivalenz-Gatter sind nach Fig. 2 an eine Transistormatrix 40 angeschlossen. In jedem Knoten der Matrix befindet sich ein Feldeffekt-Transistor, die in Fig. 2 nur ausschnittsweise dargestellt sind. Die Ausgangsleitungen M6 bis MIl der Antivalenz-Gatter sind mit einem aus einer Gruppe von NOR-Gattern 42 gebildeten Schaltnetz verbunden. Die Ausgangsleitung M5 ist ferner über einen Inverter 44 mit den NOR-Gattern verbunden. Die NOR-Gatter 42 sind derart angeordnet, daß sie durch Verknüpfung der Amplituden-Bits nach vorstehenden Gleichungen an den Ausgängen von NOR-Gattern 45, 46 und

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des Schaltnetzes 42 die invertierten Segment-Bits S₁SpS, erzeugen. Diese werden in Invertern 55 bis 57 invertiert und ergeben somit die Segment-Bits S₁SpS, auf Leitungen bis 52.

DieJAusgänge der NOR-Gatter 45 bis 47 und die Ausgänge der Inverter 55 bis 57 sind an eine Reihe von NOR-Gattern bis 64 angeschlossen, deren Ausgänge mit den Spalten der Transistormatrix 40 verbunden sind. Die Matrix 40 arbeitet als 4-Weg-Datenselektor und weist vier Ausgangsleitungen bis 73 auf. Die Ausgangssignale auf diesen Leitungen stellen die Intervall-Bits I₁ bis Ih des A-Gesetz-Codes dar.

Die Eingänge der NOR-Gatter 58 bis 64 sind derart angeordnet, daß ausgewählte Transistoren der Matrix 40 derart angesteuert werden, daß vier Bits der Bits M₁ bis M^₀ gemäß Tabelle 3 an die Ausgänge 70 bis 73 gelangen können. Wenn der Segment-Code beispielsweise 011 ist, stellen die Bits Μ^Μ^Μ^Μ, die Intervall-Bits dar. In diesem Fall nimmt der Ausgang des NOR-Gatters 62 hohes Potential an, da an allen Gattereingänf.en eine logische Null liegt. Die zu diesem NOR-Gatter gehörenden Transistoren in der Spalte werden durchgeschaltet und verbinden somit die Leitungen M6 bis M3 mit den entsprechenden Ausgängen 70 bis 73. Die Ausgänge aller anderen NOR-Gatter sind logisch Null.

Die Umsetzung aus der A-Gesetz-in die Linear-PCM-Darstellung kann in ähnlicher Weise durchgeführt werden. Ein Vergleich der Tabellen 1 und 2 zeigt, daß sich der Linear-Amplituden-Code aus dem A-Gesetz-Code durch die Kombination 1 Ι^Ι,Ι,,Ι^ 1 in einem 12 Bit-Linear-PCM-Wort

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entsprechend dem Segment-Code erzeugen läßt. Ein durch den Umsetzer erzeugtes A-Gesetz-Codewort gibt lediglich an, daß ein eingangsseitiger Sprach-Abtastwert einen zwischen zwei bestimmten Entscheidungspegeln liegenden Wert aufweist. Je größer die Amplitude desjAbtastwertes ist, desto größer ist der Abstand zwischen den Entscheidungspegeln bzw. -schwellen, so daß über einen großen Signalpegel-Dynamikbereich ein konstantes Signal-Quantisierungsgeräusch-Verhältnis erhalten wird. Um die mittlere'Quantisierungsgeräuschleistung so klein wie möglich zu machen, muß die von einem Decodierer für einen gegebenen A-Gesetz-Code erzeugte Abtastwert-Amplitude in der Mitte zwischen den beiden Entscheidungspegeln liegen, die dieses Codewort erzeugen. Wenn die Umsetzung aus der Linear-in die A-Gesetz-Darstellung rückgängig gemacht wird, indem entsprechend dem Segment-Code eine Ij gefolgt von der Kombination IhI,IpI*^in einem 11 Bit-Amplitudenfeld erzeugt wird, stellt die sich ergebende Binärzahl den niedrigeren der beiden Entscheidungspegel dar, der bei der Erzeugung des A-Gesetz-Codes maßgebend war. Zur Beschreibung der Mitte der Entscheidungsschwellen muß eine in der vorstehend beschriebenen Weise erzeugte Zahl um einen Betrag inkrementiert werden, der dem halben Gewicht von I. entspricht und vom Segmentcode abhängt. Dies ist allerdings sehr einfach, da unmittelbar nach I₁ lediglich eine 1 addiert werden und danach entsprechend dem Segment-Code die Kombination 1 Ι^Ι,ΙρΙ^ 1 erzeugt werden muß. Die zusätzliche 1 macht es erforderlich, daß das Amplituden-Feld für die Segmente 0 und 1 auf 12 Bits (13 bei Berücksichtigung des Vorzeichen-Bits)

erweitert werden muß. Für das Segment 0 wird das Linearst Codewort InI-Z ^-o^l ^ ^ⁿ ^^en ^nf niederwert igen Positionen

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der 12 Ampliduten-Bits angeordnet.

Die Anwendung, für die der erfindungsgeraäße Umsetzer entwickelt wurde, erfordert PCM-Codewörter in Zweierkomplement-Darstellung. Dies bedeutet, daß das Vorzeichen-Bit füijpositive Zahlen 0 ist, für negative Zahlen dagegen 1, Das Umsetzungsverfahren kann wie folgt zusammengefaßt werden: Zunächst wird ein 13 Bit-Linear-Codewort wie vorstechend beschrieben erzeugt, wobei in der Vorzeichen-8it-Position eine Null eingefügt ist. Wenn der Abtastwert positiv ist, ist die derart gebildete Zahl die gewünschte Zweierkomplement-Zahl. Wenn der Abtastwert dagegen negativ ist, stellt die gebildete Zahl den negativen Wert der gewünschten Zahl dar. Die korrekte Zahl läßt sich durch Invertierung aller Bits und durch Addition einer Eins in der niederstwertigen Position erzeugen. Tabelle h zeigt, wie die Umsetzung durch Positionierung der Kombination 1 Ι^Ι-,ΙρΙ^ 1 entsprechend dem Segment-Code durchgeführt werden kann.

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Tabelle

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Eine Schaltungsanordnung zur Durchführung dieses Verfahrens ist in Pig. 3 dargestellt. Die Eingangssignale dieserjSchaltungsanordnung werden auf Leitungen 90 bis eingespeist. Die Intervall-Bits I^ bis I. werden dabei an die Leitungen 90 bis 93, die Segment-Bits S. bis S, an die Leitungen 9¹J bis 96 angelegt. Das Vorzeichen-Bit wird über eine Leitung 100 in einen Inverter 101 eingespeist.

Alle Leitungen 90 bis 93 sind an eine Transistor-Matrix angeschlossen. Diese Matrix 108 enthält an jedem Knoten einen Feldeffekttransistor (von denen in Fig. 3 nur vier gezeichnet sind). Die Matrix 108 weist zwei weitere Eingänge 106 und 107 auf, an die eine logische Eins angelegt wird, ferner einen Eingang 109, an den eine logische Null angelegt wird. Die Leitungen 9^ bis 96 sind mit NOR-Gattern 110 bis 117 einerseits direkt und andererseits über Inverter 120 bis 122 verbunden. Der Ausgang jedes NOR-Gatters ist an eine Spalte der Matrix angeschlossen. Die Transistor-Matrix 108 hat 12 Ausgangsleitungen 125 bis 136. Die Ausgangssignale, die auf diesen Leitungen entstehen, stellen die Bits des Linear-Amplituden-Codes dar. Die Ausgangsleitungen 125 bis 136 sind mit einer Reihe von Antivalenzgattern 1*12 bis 15^ verbunden. Jedes dieser Gatter weist einen Eingang auf, in den das invertierte Vorzeichen-Bit aus dem Inverter 101 eingespeist wird. Die Ausgangssignale der Antivalenz-Gatter sind die Bits a. bis a.,- nach Tabelle ¹J.

Die Matrix I08 und die Gatter 110 bis 117 stellen einen 12-Weg-Datenselektor dar, der die Intervall-Bits 1^1,I₃I₁ gemäß dem Segment-Code in einem 12 Bit-Amplituden-Code positioniert. Im Betrieb teilen die Inverter 120 bis

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sowie die NOR-Gatter 110 bis 117 die Segment-Code-Bits des A-Gesetz-Codes im Sinne eines Demultiplexers auf und speisen in die Transistor-Mat:.rix 108 Steuersignale derart ein, daß die Bits 1 IuI-,ΙρΙ. I korrekt im Linear-Amplituden-Code nach Tabelle 4 angeordnet werden. Die Antivalenz-Gatter 142 bis 15¹I arbeiten als steuerbare Inverter zur Erzeugung der Zweierkomplement-Darstellung, wenn das Codewort positiv ist. Bei negativem Codewort muß eine 1 addiert werden, wie nachstehend näher beschrieben wird.

Fig. k stellt im Blockschaltbild dar, wie der A-Gesetz/Linear-Umsetzer in einem in der GB-Patentanmeldung 50096/76 beschriebenen Decodierer eingesetzt werden kann. Der Ausgang des A-Gesetz/Linear-Umsetzers l60 ist an einen Offset-Addierer/Begrenzer 161 angeschlossen, der wiederum mit einem 13 Bit-Zwischenspeicher 162 verbunden ist, der durch Taktsignale auf einer Leitung 163 steuerbar ist. Der Zwischenspeicher 162 ist an einen Delta-Sigma-Modulator angeschlossen, der einen Akkumulator I65 mit einem Addierer I66 und einem Zwischenspeicher I68 aufweist. Diese Schaltungsanordnung ist ebenfalls in der GB-Patent.-anmeldung 50096/76 näher beschrieben.

Das Vorzeichen-Bit a..-, des A-Gesetz/Linear-Umsetzers wird mit demselben Takt wie für den Zwischenspeicher in einen Zwischenspeicher I69 geladen. Das derart gespeicherte Vorzeichen-Bit wird anschließend in den Übertrags-Eingang des Addierers I66 eingespeist. Da das Vorzeichen-Bit des Zweierkomplement-Codewofts 1 ist, wenn das Codewort negativ ist, wird für negative Codewörter definitionsgemäß eine 1 addiert. Dazu ist ein eigener

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13 Bit-Addierer erforderlich, der diese 1 für negative Codewörter addiert.

Die Umsetzung aus der Linear-PCM- in die ,u-Gesetz-Darstellung läßt sich in ähnlicher Weise durchführen. Allerdings gibt es zwischen der A-Gesetz-Kennlinie und der ,u-Gesetz-Kennlinie zwei wesentliche Unterschiede. Erstens hat der ,u-Gesetzcode für den Wert Null einen Amplituden-Code, der aus lauter Eisen besteht, der durch Abwärtszählen ein aus lauter Nullen bestehendes Codewort für den maximalen Abtastwert ergibt. Wenn Codewörter erzeugt werden, ausgehend vom Code Null für den kleinsten Abtastwert bis zum Code Eins für den Maximalwert, und vor der Ausgabe alle Bits invertiert werden, wird der korrekte Code gebildet. Dabei sei angenommen, daß das Vorzeichen-Bit 1 ein positives Codewort bedeutet.

Zum zweiten weisen die beiden Kennlinien einen unterschiedlichen Verlauf auf Zur Umsetzung gemäß dem ,u-Gesetz wird ein 14 Bit-Linear-Code benötigt. Der Hauptunterschied ist aus den Fig. la und Ib ersichtlich, aus denen hervorgeht, daß die ,u-Gesetz-Kennlinie durch Verschiebung um 33 lineare Inkremente nach oben für die Segmente 1 bis 7 in die A-Gesetz-Kennlinie übergeht.

Die Umsetzung vom 14 Bit-Offset-Binärcode in die ,u-Gesetz-Darstellung kann in folgender Weise durchgeführt werden, und zwar sowohl für das Segment 0.ι als auch für die Segmente 1 bis 7.

Der 14 Bit-Offset-Binärcode läßt sich wie folgt darstellen:

^bl4^b13^b12^bll^blO^b9^b8^b7^b6^b5^b4^b3^b2^bl·

809850/0944

Der Code ist positiv wenn gilt: b^, = 1, dagegen negativ für b_li} = 0.

Zuächst wird das Betrag- und Vorzeiehen-Pormat erzeugt, indem für die Amplitude die Bits b₁₃ bis b. verwendet werden, wenn gilt: b._J{ = 1. Für b.j, = 0 werden die Bits bTT bis "b7~ verwendet. Somit erhält man für den Amplituden-Code:

sgn M₁₃M₁₂M₁₁M₁₀M₉H₃M₇M₆M₅M₄M₃M₂M₁.

Der nächste Schritt besteht in der Addition des Biricärwertes 33 zum Amplituden-Code in folgender Weise:

(Amplitude) M₁₃ M₁₂ M₁₁ M₁₀ M₉ Mg M₇ M₆ M₅ M₄ H₃ l-U H., (33) 0 0 0 0 000100001

^C13 ^C12 ^C11 ^C10 ^C9 ^C8 ^C7 ^C6 ^C5 ^C4 ^C3 ^C2 ^C1

Der gewünschte ,u-Gesetz-Segment-Code S₃O₀S₁ ergibt sich aus der Position der ersten 1 vom höchstwertigen Bit aus betrachtet. Die Bits des Segment-Codes kann man folgendermaßen erhalten:

^S2

C13	+	C12	+ C11 + c	C9	11 C10	C8	C7
C13		C12			+ Ü12	^tO
C13	+	^12	C11 + C^:
)C9
> ^W

809850/0944

Unte..' -luv Voraussetzung, daß der Segment-Code durch ein Schaltnetz erneuf-t werden kann, läßt sich derjSegment-Oode "tu¹ ilteuerunp; von Datenselektoren verwenden, um unter Verwendung der nachstehenden Tabelle die gewünschten Intervall-Bit« de.; ,u-Gesetz-Codes zu erzeugen:

Interval Bits

ββίύ'	tint	Code:
Oi 0	C)	Ü
0	O	1
O	■ι	υ
O	1	1
1	ο	0
1	C)	1
1	1	0
1	1	1

h	h	Im	ii
	C4	°3	C2
C6	C5	C4	C3
C7	C6	C5	C4
	C7	C6	C5
C9	C8	C7	C6
So	C9	C8	C7
Si	So	>C9	C8
S2	C11	C1O	C9

809850/0944

In dem vorstehend genannten gewünschten Ausgangsformat lautet die Bitkombination wie folgt:

sgn

Fig. 5 zeigt eine Schaltungsanordnung, die die vorstehend beschriebene Umsetzung durchführen kann. Diese Schaltungsanordnung wird zusammen mit einem in der GB-Patentanmeldung 5014/77 geschriebenen Codierer verwendet. Der Codierer-Teil dieses "Codec" (Abkürzung für Codierer-Decodierer) erzeugt linear pulscodemodulierte Abtastwerte mit jeweils I¹J Bits. Diese Abtastwerte sind im Offset-Binärcode dargestellt und stehen am Ausgang eines Akkumulator-Zwischenspeichers zur Verfügung.

Die Schaltungsanordnung nach Fig. 5 weist 14 Eingänge bl bis bl4 auf, deren jeder ein Bit der Linear-PCM-Codewörterfaufnimmt. Die Leitungen bl bis bl3/sind an entsprechende Eingänge von 13 Antivalenzgattern 210 bis 222 angeschlossen. Die vierzehnte Leitung bl4, die das Vorzeichen-Bit überträgt, ist über einen Inverter 224 mit dam jeweils zweiten Eingang der Gatter 210 bis 222 verbunden. Die Ausgänge der Gatter 210 bis 222 geben die vorstehend genannten Amplituden-Code-Bits NL bis NL, ab. Diese Bits werden in einen Addierer 228 eingespeist, der zu den Ampliüuden-Code-Bits M₁ bis ML, den Binärtrert 33 addiert. Die Ausgangssignale des Addierers 228 sind die Bits C₁ bis C₁,, die auf Leitungen el bis cl3 nach Fig. 5 erzeugt werden.

809850/0944

_28 -

Die Ausgangsleitungen c9 bis cl3 des Addierers 228 sind an ODER-Gatter 235 bis 239 angeschlossen, die einen Überlauf anzeigen, falls durch Addition des Binärwertes der Zahlenbereich überschritten wird und begrenzen in einem derartigen Fall den Ausgangswert. Die Leitungen c2 bis cl2 sind nach Fig. 5 an eine Transistormatrix 240 angeschlossen. An jedem Knoten dieser Matrix befindet sich ein Transistor (von denen in Fig.5 nur einzelne Transistoren dargestellt sind).

Die Leitungen c8 bis cl3 sind mit NOR-Gattern 242 verbunden. Die Leitung c7 ist außerdem über einen Inverter 244 an diese NOR-Gatter 242 angeschlossen. Die AusgangsSignale der NOR-Gatter 245 bis 247 der Gruppe stellen die Segment-Bits ~s7 Sp sT dar und werden auf Leitungen 250 bis 252 übertragen. Die Ausgänge der Gatter bis 247 sind ferner über Inverter 255 bis 257 mit einer Reihe von NOR-Gatter 258 bis 265 verbunden, deren Ausgänge an die Transistormatrix 240 geschlossen sind. Die Transistormatrix 240 ist derart angeschlossen, daß die Bits Cp bis C^₂ gemäß dem Segment-Code in der in der vorstehenden Tabelle gezeigten Weise ausgewählt werden und die Intervall-Bits des ,u-Gesetz-Codes darstellen. Die Matrix 240 weist vier Ausgangsleitungen 270 bis 273 auf, deren jede an entsprechende Inverter 275 bis 278 angeschlossen ist. Die Ausgangssignale der Inverter 275 bis stellen die vier Intervall-Bits ϊ^" T^ I, I^ des ^u-Gesetz-Codes dar.

Eine Schaltungsanordnung zur Umsetzung aus der ,u-Gesetz-Darsteilung in die Linear-PCM-Darstellung läßt sich in ähnlicher Weise wie für die A-Gesetz-Umsetzung realisieren.

809850/0944

6}eU

Es läßt sieh zeigen,daß die Linear-Amplitude, die einer bestimmten ,u-Gesetz-Amplitude entspricht, aus der ^u-Gesetz-Amplitude durch Anordnung der Kombination 1 Ιμ I, I₂ I₁ 1 in einer 13 Bit-Linear-PCM-Zahl gemäß dem Segment-Code der ,u-Gesetz-Darstellung mit anschließender Subtraktion des Binärwertes 33 vom Ergebnis erzeugen läßt. Dieses Verfahren eignet sich sowohl für das Segment 0 als auch für die übrigen Segmente und ist in der folgenden Tabelle dargestellt:

Segment

fa

Code

Z

wischen-Linear-Amplitude-Code

O

0

ti

fa

h

1

.ti

tu

ti

1I

ti

O

hi

O

O

0

0

O

I4

h

1Z

1

1

!s

O

fl

O

d12

O

O

O

O

1

I3

I3

1Z

h

O

O

O

1

O

O

O

O

0

0

1

1Z

1Z

h

1

O

O

O

1

1

O

0

O

1

1

I4

I3

h

1

O

O

O

O

O

O

O

O

1

I4

I4

h

I2

1

1

O

O

O

O

O

O

1

O

O

I4

h

I3

1Z

I1

O

O

O

O

0

O

1

1

O

Q

O

h

1Z

I2

1I

1

O

O

O

O

O

O

1

1

1

O

0

1I

1

O

O

O

O

O

1

O

1

1

1

1

*4

809850/0944

Die Subtraktion des Binärwertes 33 kann durch Addition des Zweierkomplementes von 33 wie folgt durchgeführt werden?

-33

d13 1

d12 1

1

d10 1

d9 1

d8 1

1

d6 O

1

1

1

d2 1

d1 1

C13

C12

C11

C10

C8

C7

C6

°5

C2

C1

Das Ergebnis C₁, bis C₁ stellt den gewünschten Linear-Amplituden-Code dar. Vor der Verwendung in einem digitalen Delta-Sigma-Modulator, der in dem in der GB-Patentanmeldung 5OO96/76 beschriebenen Decodierer eingesetzt wird, muß der Code in die Zweierkomplement-Darstellung umgesetzt werden. Falls das Codewort positiv ist, läßt sich dieses einfach dadurch realisieren, daß das Vorzeichen-Bit vor den Bits C₁, bis C₁ eine 0 ist. Bei negativem Codewort wird ein Vorzeichen-Bit 1 eingefügt, alle Bits C.., bis C₁ werden invertiert und danach wird eine 1 zu den Bits C₁ bis C₁, addiert.

riine Schaltungsanordnung zur Durchführung der Umsetzung aus der ^-Gesetz-Darstellung in die Linear-PCM-Darstellung zeigt Fig. 6. Diese Schaltungsanordnung wird eingangsseitig über Leitungen 290 bis 296 gespeist. Die Intervall-Bits I₁ bis Ih werden in die Leitungen 290 bis 293 eingespeist, die Segment-Bits S₁ bis S, in die Leitungen 294 bis 296. Das Vorzeichen-Bit wird über eine Leitung 300 eingespeist und durch einen Inverter invertiert.

809850/0844

Alle Leitungen 290 bis 293 sind über Inverter bis 305 an eine Transistormatrix 308 angeschlossen, die einen ähnlichen Aufbau wie jene nach Fig.3 hat. Die Leitungen 294 bis 296 sind mit NOR-Gattern 310 bis 317 einerseits direkt und andererseits über Inverter 320 bis 322 verbunden. Die NOR-Gatter 310 bis 317 sind an die Transistormatrix 308 angeschlossen. Die Transistormatrix hat ausgangsseitig 13 Ausgangsleitungen 325 bis 337. Die Ausgangssignale auf diesen Leitungen 325 bis 337 stellen die Bits d., bis d

13

des Linear-Amplituden-Codes dar. Die Leitungen 325 bis 327 sind ferner an einen Subtrahierer 340 angeschlossen, dessen 13 Ausgänge an eine Reihe von ODER-Gattern 342 bis 354 angeschlossen sind. Jedes der ODER-Gatter 342 bis 354 weist einen Eingang auf, der zur Aufnahme des Vorzeichenbits vom Ausgang des Inverter 30I dient. Die Ausgangssignale der ODER-Gatter 342 bis 354 stellen den Offset-Binärcode dar, der in den in der GB-Pat^entanmeldung 5OO96/76 beschriebenen Delta-Sigma-Modulator eingespeist wird.

Im Betrieb führen die Inverter 320 bis 322 und die NOR-Gatter 310 bis 317 (im Sinne einer Demultiplextechnik) eine Aufteilung der Segment-Code-Bits der ,u-Gesetz-Darstellung durch und steuern die Transistormatrix 308 derart, daß die Bits 1 I^ I, I₂ I^ 1 im Linear-Amplituden-Code korrekt positioniert sind. Der Linear-Amplituden-Code wird dann in den Subtrahierer 340 eingespeist, wo der Binärwert 33 vom Code subtrahiert wird, so daß das gewünschte Ausgangssignal entsteht.

Die 1 bei einem negativen Codewort kann in derselben Weise wie in Fig. 4 beschrieben addiert werden.

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-^ 3α-

L e e r s e ί f e

Claims (14)

1. Patentansprüche

   1J Umsetzer zur Umsetzung von Information aus ler Linear-PCM- in die A-Gesetz-Darstellung,

   gekennzeichnet

   durch

   ein erstes Schaltnetz (42), das gemäß einem vorbestimmten Algorithmus für eine vorbestimmte erste Anzahl von Bits eines Linear-Codes einen A-Gesetz-Segment-Code erzeugt; und

   ein zweites Schaltnetz (40), das gemäß dem Segment-Code aus einer vorbestimmten zweiten Anzahl von Bits des Linear-Codes vorbestimmte Bits auswählt und einen A-Gesetz-Intervall-Code erzeugt (Fig. 2).
2. 2. Umsetzer nach Anspruch 1,dadurch gekennzeichnet, daß das zweite Schaltnetz (40) ein n-Weg-Datenselektor ist, wobei η die Anzahl der Bits des Intervall-Codes ist (Fig. 2).
3. 3. Umsetzer nach Anspruch 2,dadurch gekennzeichnet, daß das erste Schaltnetz (42) mehrere NOR-Gatter aufweist, und daß der Datenselektor (40) aus einer Matrix von Feldeffekt-Transistoren besteht, die von den Ausgangssignalen der NOR-Gatter derart ein- oder ausschaltbar sind, daß die vorbestimmten Bits der zweiten Anzahl von Bits über die Matrix übertragen wenden (Fig. 2).

   446)-DWF

   80985Ö/09U

   ORIGINAL INSPECTED
4. 4. Umsetzer nach einem der vorhergehenden Ansprüche, gekennzeichnet durch Inverter (10 bis 20) zur Umsetzung eines Offset-Binärcodes in einen Linear-Amplituden-Code (Fig.2).
5. 5. Umsetzer zur Umsetzung von Information aus der A-Gesetz-Darstellung in eine m Bit-Linear-PCM-Darstellung,

   gekennzeichnet durch

   einen m-Weg-Datenselektor (108), der aufweist Dateneingänge (90 bis 93) für die Intervall-Bits des A-Gesetz-Codes sowie Steuereingänge {9k bis 96) für die Segment-Bits des A-Gesetz-Codes, und der gemäß dem Segment-Code die Intervall-Bits auf ausgewählte Ausgänge der m Ausgänge (125 bis 136) des Datenselektors überträgt, um den Linear-Code zu erzeugen (Fig. 3).
6. 6. Umsetzer nach Anspruch 5, dadurch gekennzeichnet, daß der Datenselektor (108) eine Matrix aus Feldeffekt-Transistoren aufweist, die gemäß dem Segment-Code derart ein- oder ausschaltbar sind,daß die Bits des Intervall-Codes an die ausgewählten Ausgänge (125 bis 136) gelangen können (Fig. 3).
7. 7. Umsetzer nach Anspruch 5 oder 6, gekennzeichnet durch Inverter (l4~ '.is 153), die durch Invertierung der Bits des Linear-PCM-Codes einen Zweierkomplement-Linear-PCM-Code erzeugen (Fig.3).
8. 8. Umsetzer zur Umsetzung von Information aus der Linear-PCM- in die ,u-Gesetz-Darstellung,

   gekennzeichnet durch

   einen Addierer (228) zur Addition des Linear-PCM-Signals zu dem Binärwert (33)jj ein erstes Schaltnetz (2^2),

   809850/0944

   das gemäß einem vorbestimmten Algorithmus für eine vorbestimmte erste Anzahl von Bits des Addierer-Ausgangs einen ,u-Gesetz-Segment-Code erzeugt; und

   ein zweites Schaltnetz (2*10), das gemäß dem Segment-Code aus einer vorbestimmten zweiten Anzahl von Bits des Addierer-Ausgangs vorbestimmte Bits auswählt und einen /U-Gesetz-Intervall-Code erzeugt (Fig. 5)·
9. 9. Umsetzer nach Anspruch 8, dadurch gekennzeichnet, daß das zweite Schaltnetz (240) sin n-Weg-Datenselektor ist, wobei η die Anzahl der Bits des Intervall-Codes ist (Fig. 5).
10. 10. Umsetzer nach Anspruch 9, dadurch gekennzeichnet, daß das erste Schaltnetz (242) mehrere NOR-Gatter aufweist, und daß der Datenselektor (240) aus einer Matrix von Feldeffekttransistoren besteht, die von den Ausgangssignalen der NOR-Gatter derart ein- oder ausschaltbar sind, daß die vorbestimmten Bits der zweiten Anzahl von Bits über die Matrix übertragen werden (Fig. 5)·
11. 11. Umsetzer nach einem der Ansprüche 8 bis 10, gekennzeichnet durch Inverter (210 bis 222) zur Umsetzung eines Offset-Binärcodes in einen Linear-Amplituden-Code (Fig.5).
12. 12. Umsetzer zur Umsetzung von Information aus der /U-Gesetz-Darstellung in eine m Bit-Linear-PCM-Darstellung,

    gekennzeichnet durch

    einen m-Weg-Datenselektor (308), der aufweist Dateneingänge (290 bis 293) für die Intervall-Bits des ^-Gesetz-Codes sowie Steuereingänge (294 bis 296) für die

    609850/0944

    -u-

    Segment-Bits des ,u-Gesetz-Codes, und der gemäß dem Segment-Code die Intervall-Bits auf ausgewählte Ausgänge der m Ausgänge (325 bis 337) des Datenselektors überträgt ; und

    einen an die m Ausgänge angeschlossenen Subtrahierer (3^0) zur Subtraktion des Binärwertes (33) vom Ausgangssignal des Datenselektors, um den Linear-Code zu erzeugen (Fig. 6).
13. 13. Umsetzer nach Anspruch 12, dadurch gekennzeichnet, daß der Datenselektor (308) eine Matrix aus Feldeffekt-Transistoren aufweist, die gemäß dem Segment-Code derart ein- oder ausschaltbar sind, das die Bits des Intervall-Codes an die ausgewählten Ausgänge (325 bis 337) gelangen können (Fig. 6).
14. 14. Umsetzer nach Anspruch 12 oder 13, gekennzeichnet durch Inverter (3^2 bis 35¹O, die durch Invertierung der Bits des Linear-PCM-Codes einen Zweierkomplement-Linear-PCM-Code erzeugen (Fig. 6).

    809850/0944