DE3644015C2 - - Google Patents
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Description
Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des
Anspruchs 1 sowie eine Schaltung zur Durchführung dieses Verfahrens.
An moderne Nachrichtenübertragungsanlagen wird häufig
die Anforderung gestellt, pulscodemodulierte Digitalsignale
(PCM-Signale) arithmetisch zu verarbeiten, um
eine Verstärkungsänderung usw. durchzuführen. PCM-
Signale haben im typischen Fall die Form einer komprimierten
Acht-Bit-Darstellung mit Fließkomma von Tonfrequenzsignalen.
Zur Durchführung direkter Rechenoperationen
an den Signalen müssen die PCM-Signale im typischen
Fall zuerst auf eine lineare Darstellung mit
dreizehn oder vierzehn Bit erweitert werden. Desgleichen
müssen normalerweise lineare digitale Tonfrequenzsignale
in eine logarithmische PCM-Darstellung komprimiert
werden, bevor sie durch die Nachrichtenübertragungseinrichtung
übertragen werden.
Verfahren zum Kompandieren von Digitalsignalen nach
dem Stand der Technik enthielten normalerweise
Reihenschaltungen
zum Umsetzen der komprimierten PCM-Signale
in Linearsignale und umgekehrt. Die seriellen
Verfahren verwendeten normalerweise komplexe Zeitschaltungen
zum Steuern des Umsetzungsvorgangs. Auch
erforderte der Umsetzungsvorgang üblicherweise einen
beträchtlichen Zeitaufwand für seine Durchführung,
da die Serienbits einzeln verarbeitet oder gehandhabt
wurden, anstatt in parallelem Format gleichzeitig
übertragen zu werden.
In der DD 2 29 258 A5 ist bereits ein Umsetzer zum Umsetzen
eines Eingangswortes in ein Ausgangswort beschrieben, wobei
eines der genannten Worte in einem komprimierten Code und
das andere in einem linearen Code vorliegt. Dabei wird ein
Schieberegister zur Umsetzung kompandierter Signale verwendet.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum
Kompandieren von Digitalsignalen zu schaffen, dessen Realisierung mit einer
einzigen preisgünstigen Schaltung auskommt.
Diese Aufgabe wird erfindungsgemäß bei einem Verfahren der
eingangs genannten Art durch die kennzeichnenden Merkmale
des Anspruchs 1, bzw. für die Schaltung durch die Merkmale
des Anspruchs 2 gelöst.
Die Unteransprüche betreffen vorteilhafte Ausgestaltungen der
Erfindung.
Die erfindungsgemäße Schaltung ist für PCM-Protokolle sowohl
mit A-Gesetzmäßigkeit als mit µ-Gesetzmäßigkeit geeignet, ist
vollkommen statisch und wurde bei einer vorteilhaften Ausführungsform
in CMOS ausgeführt.
PCM-Signale gemäß den CCITT-Empfehlungen G172, G711,
G712µ und G732A bestehen aus Acht-Bit-Wörtern, von
denen jedes ein Zeichenbit, einen Drei-Bit-Exponentialteil
(Chordbit) und einen Vier-Bit-Mantissenteil (step
bit = Schrittbit) enthält.
Gemäß der Erfindung wird eine Schaltung zum Aufteilen
eines komprimierten PCM-Worts in seine drei Bestandteile,
d. h. das Zeichenbit, die Chordbits und die
Schrittbits sowie zum Erweitern der getrennten Bestandteile
zu einer linearen Darstellung des PCM-
Worts und seiner Größe verwendet. Im Verlauf der
Erweiterung werden die Schrittbits nach links um eine
Zahl von Stellen verschoben, die proportional zur
Größe der Chordbits ist, und die Schrittbits werden
in logische Hochpegelsignale "eingebettet".
Beim Komprimierungsvorgang wird die Reihenfolge des
zu komprimierenden Linearsignals dadurch sichergestellt,
daß die Stellung des höchstwertigen von
Null verschiedenen Bits des linearen Signals erfaßt
und die sich daran anschließenden vier Bits links von
dem genannten höchstwertigen Bit als Schrittbits bezeichnet
werden, wogegen die Reihenfolge des höchstwertigen
von Null verschiedenen Bits in eine entsprechende
Reihe von drei Chordbits codiert wird.
Ein Vier-Bit-Barrelshifter kann bei einer bevorzugten
Ausführungsform der Erfindung für die Durchführung
der oben genannten Umsetzung verwendet werden. Barrelshifter
sind bekannte Schaltungen zur Umformung eines
digitalen Eingangsworts mit einer vorbestimmten Zahl
von Bits in ein anderes Digitalwort in Form einer
verschobenen Darstellung des Eingangsworts. Verschiedene
Barrelshifter-Ausführungen sind bekannt, darunter
Schieberegister, welche das Eingangswort zu Wörtern
mit einer größeren Zahl von Bits erweitern, oder "Ring-
Schieberegister", welche ein höchstwertiges Bit eines
Digitalworts auf die Stelle des niedrigstwertigen Bits
des Ausgangsworts verschieben, wobei jedes der verbleibenden
Bits um eine Stelle nach links verschoben
wird. Derartige bekannte Ausführungen werden z. B. im
Lehrbuch von Carver und Mead "Introduction to VLSI
System" (1980) der Addison Wesley Publishing Co., Inc.
S. 157-163, besprochen.
Vorteilhafte Eigenschaften der Barrelshifter sind
deren doppeltgerichtete Verwendbarkeit und das parallele
Verarbeitungsformat. Der Barrelshifter wird
sowohl zum Komprimieren von linearen Signalen als
auch zum Erweitern von PCM-Wörtern über Parallelverarbeitung
verwendet, was eine Schaltung mit hoher
Arbeitsgeschwindigkeit und niedrigem Kostenaufwand
ergibt, welche die Nachteile der kostspieligen und
verhältnismäßig langsamen seriellen Kompandierungsschaltungen
nach dem Stand der Technik ausschaltet.
Bei einem erfolgreichen Prototyp wurde ein Sechs-Bit-
Barrelshifter verwendet, um die vier Schrittbits zu
verschieben und die Schrittbits in logische Hochpegelsignale
einzubetten.
Anhand der Figuren werden Ausführungsbeispiele der Erfindung
näher erläutert. Es zeigt
Fig. 1 ein Blockschaltbild einer Kompandierschaltung
gemäß der Erfindung in der allgemeinsten
Form,
Fig. 2 ein schematisches Blockschaltbild einer Feldanordnung
bei einer bevorzugten Ausführungsform
der Erfindung,
Fig. 3 eine schematische Darstellung einer einzelnen
Zelle der in Fig. 2 dargestellten Feldanordnung,
Fig. 4 eine schematische Darstellung der Schaltung
zum Erfassen einer vorgestellten Eins, und
Fig. 5 eine schematische Darstellung einer bevorzugten
Ausführungsform der Multiplexerschaltung.
Wie aus Fig. 1 ersichtlich, empfängt ein Barrelshifter
in Form einer Feldanordnung 1 vier mit A, B, C und D
bezeichnete Schrittbits eines PCM-Wortes von einem
parallelen PCM-Bus 2 und verschiebt die Schrittbits,
um ein lineares Wort mit entweder zwölf oder dreizehn
Bits zu bilden (je nachdem ob das PCM-Eingangswort
nach A-Gesetzmäßigkeit oder nach µ-Gesetzmäßigkeit
codiert ist), um es an einen parallelen Linearbus 3
anzulegen.
Das Zeichenbit eines PCM-Worts, das am parallelen PCM-
Bus 2 erscheint, wird direkt an den parallelen Linearbus
3 angelegt. Vom PCM-Bus 2 empfangene Chordbits werden
an einen Decodierer 4 angelegt, der in Abhängigkeit
davon ein Steuersignal an einem von acht Ausgängen erzeugt,
um sie an eine Multiplexerschaltung 5 anzulegen.
In Abhängigkeit davon erzeugt die Multiplexerschaltung
5 ein Freigabesignal an einem vorbestimmten seiner acht
Ausgangsanschlüsse, um es an die Feldanordnung 1 anzulegen,
wodurch die vier Schrittbits um eine vorbestimmte
Zahl von Stellen darin nach links verschoben werden,
wie weiter unten ausführlich unter Bezugnahme auf Fig. 1
zu beschreiben ist.
Eine externe Steuerung, z. B. ein (nicht gezeigter)
Mikroprozessor, erzeugt zwei Steuersignale DIRN und
A/µ-Gesetzmäßigkeit zum Anlegen an die Feldanordnung
1, den Multiplexer 5 und eine Versatz-Addier/Subtrahier-
Schaltung 6. Der Wert des DIRN-Signals bezeichnet die
Funktion der Kompandierschaltung entweder als PCM-
auf-Linearwort-Erweiterungsschaltung oder als Linear-
auf-PCM-Wort-Kompressionsschaltung. Das A/µ-Gesetzmäßigkeits-
Steuersignal wählt die Funktion der Schaltung zum
Kompandieren eines entweder nach A-Gesetzmäßigkeit
oder nach µ-Gesetzmäßigkeit codierten PCM-Worts (d. h.
ein Versatzwert von dreiunddreißig muß beim Erweitern
subtrahiert und beim Komprimieren des µ-Gesetzmäßigkeitsworts
über die Versatz-Addier/Subtrahier-Schaltung
6 addiert werden, welche weiter unten ausführlich besprochen
wird).
Die vier Schrittbits werden beim Erweitern um die erwähnte
vorbestimmte Zahl von Stellen nach links verschoben
und erscheinen auf einer Zahl von doppeltgerichteten
Anschlüssen der Feldanordnung 1 zum Anlegen
an die Versatz-Addier/Subtrahier-Schaltung 6. Eine
interne Schaltung der Feldanordnung 1 erzeugt zwei
logische Hochpegelsignale an den Anschlüssen, die den
Anschlüssen, welche die vier Schrittbits führen, unmittelbar
benachbart sind. Die Feldanordnung 1 bringt
die verbleibenden Bits des Linearworts auf logischen
Hochpegel.
Zum Umsetzen von einem nach µ-Gesetzmäßigkeit codierten
PCM-Wort in eine lineare Darstellung desselben
muß ein Versatzwert von dreiunddreißig vom erweiterten
linearen Digitalwort subtrahiert werden, was der
Subtraktion eines Halbschritt-Korrekturwerts für
den Quantifizierungsschritt beim Null-Durchgang der
Übergangskurve von µ-Gesetzmäßigkeit zu linearer Darstellung
entspricht, wie dem Nachrichtentechniker bekannt
ist. Der Versatzwert wird zum linearen Digitalwort
beim Komprimieren (d. h. beim Codieren des PCM-
Signals) addiert.
Demzufolge werden die verschobenen Bits, welche an
den doppeltgerichteten Anschlüssen der Feldanordnung 1
erscheinen, an die Versatz-Addier/Subtrahier-Schaltung
6 angelegt, und ein Versatzwert von dreiunddreißig wird
davon subtrahiert. Das Summensignal wird sodann an
den parallelen Linearbus 3 zur weiteren Verarbeitung,
z. B. zur Verstärkungsanpassung usw., durch zusätzliche
Digitalsignal-Verarbeitungsschaltungen angelegt, welche
nicht Bestandteil der Erfindung sind.
Falls nach A-Gesetzmäßigkeit codierte PCM-Wörter erweitert
werden, erzeugt der externe Prozessor ein
logisches Hochpegelsignal für A/µ-Gesetzmäßigkeit zum
Anlegen an die Versatz-Addier/Subtrahier-Schaltung 6,
die ihrerseits durchlässig für die verschobenen Bits
wird, welche an den doppeltgerichteten Anschlüssen
der Feldanordnung 1 erscheinen.
Beim Komprimieren wird ein am parallelen Linearbus
3 erscheinendes lineares Wort an die Versatz-Addier/-
Subtrahier-Schaltung 6 angelegt, und im Fall einer
nach µ-Gesetzmäßigkeit codierten Komprimierung wird
dazu der vorgenannte Versatzwert von dreiunddreißig
addiert. Die höchstwertigen Bits des Linearworts
werden an die Schaltung 7 zur Erfassung der vorgestellten
Eins angelegt, um dessen höchstwertiges von
Null verschiedenes Bit zu erfassen. Diese Schaltung 7
weist acht Ausgänge auf, welche mit acht entsprechenden
Eingängen des Multiplexers 5 sowie mit einer Acht-
auf-drei-Bit-Codierschaltung 8 verbunden sind. Die
Erfassungs-Schaltung 7 erzeugt ein Steuersignal, das
für die Stelle des höchstwertigen von Null verschiedenen
Bits des Linearworts kennzeichnend ist. Die
externe Steuerung erzeugt ein logisches DIRN-Niederpegel-
Steuersignal zum Anlegen an die Versatz-Addier/-
Subtrahier-Schaltung 6, die Feldanordnung 1 und den
Multiplexer 5. In Abhängigkeit davon empfängt der
Multiplexer 5 das Steuersignal von der Schaltung 7
zur Erfassung der vorgestellten Eins und gibt vorbestimmte
Zellen der Feldanordnung 1 dergestalt frei,
daß die auf das erfaßte höchstwertige Bit folgenden
vier niedrigstwertigen Bits durch Verschieben durch
die Feldanordnung 1 herausgezogen und an den PCM-Bus
2 angelegt werden, wie weiter unten unter Bezugnahme
auf Fig. 2 ausführlich zu beschreiben ist.
Auch das Steuersignal von der Schaltung 7 zum Erfassen
der vorgestellten Eins wird in der Schaltung 8
codiert, welche daraufhin drei Chordbits zum Anlegen
an den parallelen PCM-Bus 2 erzeugt. Das Zeichenbit
vom parallelen Linearbus 3 wird direkt an den parallelen
PCM-Bus 2 angelegt, wie weiter oben beschrieben.
Die oben genannte Verschiebung der an die Feldanordnung
1 angelegten Digitalsignale durch den Barrelshifter
ist in den Tabellen 1 und 2 wie folgt dargestellt.
Wie aus Tabelle 1 und 2 hervorgeht, werden nach A-Gesetzmäßigkeit
komprimierte Wörter auf Linearwörter
mit zwölf Bit erweitert, wogegen nach µ-Gesetzmäßigkeit
komprimierte Wörter auf Linearwörter mit dreizehn
Bit erweitert werden. Die Schaltung, mit der
die PCM-auf-Linearumwandlung mit zwölf oder dreizehn
Bit in der Feldanordnung 1 durchgeführt wird, wird
weiter unten mit Bezugnahme auf Fig. 5 ausführlich besprochen.
Zum besseren Verständnis der Erfindung wird das nachstehende
Beispiel für die Erweiterung eines Eingangsworts
mit µ-Gesetzmäßigkeit gegeben, das einen Wert
von 1 0 1 0 1 0 1 0 aufweist und vom PCM-Bus 2 geführt
wird. Das logische Hochpegel-Zeichenbit wird
direkt vom parallelen PCM-Bus 2 an den parallelen
Linearbus 3 angelegt, das Signal für die drei Chordbits
0 1 0 wird an die Decodierschaltung 4, die vier
Schrittbit 1 0 1 0 an die Feldanordnung 1 angelegt.
Wie aus Tabelle 2 ersichtlich, ist das lineare Ausgangswort
von der Feldanordnung 1 mit dreizehn Bit in der
Form 0 0 0 0 0 1 1 0 1 0 1 0 0. Dieses quasi-lineare
Signal mit dreizehn Bit wird an die Versatz-Addier/
Subtrahier-Schaltung 6 angelegt und von dem darin enthaltenen
Wert von dreiunddreißig (1 0 0 0 0 1 binär)
subtrahiert, was ein quasi-lineares oder asymmetrisch
lineares Digitalwort von der Form 0 0 0 0 0 1 0 1 1
0 0 1 1 ergibt, das dann an den Linear-Bus 3 zur weiteren
binär-arithmetischen Behandlung angelegt wird,
z. B. zur Verstärkungsänderung, zur Digitalfiltrierung
u.s.w.
Betrachten wir als nächstes das folgende Beispiel einer
Komprimierung nach A-Gesetzmäßigkeit für ein Linearwort
in der Form 1 0 0 1 1 0 1 0 1 0 1 1 0, das vom parallelen
Linear-Bus 3 geführt wird. Das höchstwertige logische
Hochpegel-Zeichen-Bit wird direkt vom parallelen
Linear-Bus 3 an den parallelen PCM-Bus 2 angelegt. Die
Schaltung 7 zum Erfassen der vorgestellten
Eins erfaßt
das höchstwertige Hochpegel-Bit des Linearworts als an
der dritthöchstwertigen Stelle stehend (vom Zeichen-Bit
abgesehen). Folglich erzeugt die Schaltung 7 zum Erfassen
der vorgestellten Eins ein Acht-Bit-Steuersignal
von der Form 0 0 1 0 0 0 0 0 zum Anlegen an den Multiplexer
5 und an die Codierschaltung 8. Daraufhin erzeugt
die Codierschaltung 8 drei Chord-Bits von der
Form 1 0 1, und der Multiplexer 5 erzeugt ein Steuersignal,
welches bewirkt, daß die vier niedrigstwertigen
Bits, die sich an das Bit für die vorgestellte Eins anschließen
(d. h. die Bits 1 0 1 0), durch die Feldanordnung
1 verschoben und an den parallelen PCM-Bus 2 angelegt
werden. Folglich wird ein komprimiertes PCM-Ausgangswort
nach A-Gesetzmäßigkeit an den parallelen
PCM-Bus 3 in der Form 1 1 0 1 1 0 1 0 angelegt.
Fig. 2 zeigt im einzelnen den Aufbau der Feldanordnung
1, die aus einer Zahl von Übertragungsgatterzellen besteht,
die mit 11-16, 21-26, 31-36, 41-46, 51-56,
61-66, 71-76 und 81-86 bezeichnet sind. Die Feldanordnung
1 ist in acht Reihen angeordnet, von denen
jede aus sechs Übertragungsgatterzellen besteht. Jede
Reihe ist an eine entsprechende Freigabeleitung 17,
27, 37, 47, 57, 67, 77 und 87 angeschlossen, von denen
jede mit einem vorbestimmten Ausgang des Multiplexers
5 verbunden ist. Weitere Freigabeleitungen
18, 28, 38, 48, 58, 68, 78 und 88 sind mit entsprechenden
Reihen der Übertragungsgatterzellen und mit
den Freigabeleitungen 17, 27, 37, 47, 57, 67, 77 und
87 über entsprechende Umkehrstufen 19, 29, 39, 49, 59,
69, 79 und 89 verbunden.
Der Aufbau und die Arbeitsweise der einzelnen Übertragungsgatterzellen
wird weiter unten unter Bezugnahme
auf Fig. 4 noch ausführlicher besprochen.
Das oben erwähnte von der externen Steuerung erzeugte
Steuersignal DIRN wird an die Steuereingänge von Transistoren
91-104 und an den DIR-Steuereingang des Multiplexers
5 angelegt. Die Quellenanschlüsse der Transistoren
91-97 sind jeweils mit den doppeltgerichteten
Diagonaleingängen der Zellen 11-16 verbunden. Die
Quellenanschlüsse der Transistoren 98-104 sind jeweils
mit den Diagonalanschlüssen der Zellen 26, 36, 46, 56,
66, 76 und 86 verbunden. Die Senkenanschlüsse der Transistoren
91-104 sind alle auf Masse gelegt.
Der Decodierer 4 ist im typischen Fall ein Drei-auf-
acht-Bit-Decodierer mit bekanntem Aufbau, und der Codierer
8 ist im typischen Fall ein Acht-auf-drei-Bit-
Codierer mit bekanntem Aufbau. Der Multiplexer 5 wählt
die Steuerleitungen 110-117 an, die vom Decodierer 4
ausgehen, um die Feldanordnung 1 (Fig. 1) aufgrund
des Empfangs eines logischen Hochpegel-DIRN-Signals
zu steuern, das an seinem DIR-Anschluß vom externen
Prozessor ankommt, was zur Erweiterung eines PCM-
Worts führt. Desgleichen wählt der Multiplexer 5 die
Steuerleitungen 120-127 zum Steuern der Feldanordnung
1 an, um die Komprimierung eines Linearworts durchzuführen,
wenn er am DIR-Anschluß ein logisches DIRN-
Tiefpegelsignal empfängt.
Das DIRN-Steuersignal ist auch über eine Umkehrstufe
105 an den Sperreingang des Übertragungsgatters 106
angeschlossen. Ein Anschluß des Gatters 106 ist mit
einer logischen Hochpegel-Spannungsquelle verbunden,
und der andere Anschluß ist mit der Übertragungsgatterzelle
11 verbunden.
Ein Ausgang LZ des Multiplexers 5 ist mit der Übertragungsgatterzelle
16 verbunden, und bewirkt, daß das
höchstwertige Nachbar-Bit des "A"-Schritt-Bits in
einem erweiterten Signal mit A-Gesetzmäßigkeiten (Tabelle 1)
entweder ein Bit mit logischem Hochpegel
oder mit logischem Tiefpegel ist. Insbesondere im Fall
der Erweiterung eines PCM-Worts nach A-Gesetzmäßigkeit
mit den Chord-Bits 0 0 0 ist LZ=0; anderenfalls ergibt
sich LZ=1.
Beim Betrieb erzeugt der Multiplexer 5, wie weiter
oben unter Bezugnahme auf Fig. 1 beschrieben, ein logisches
Hochpegel-Freigabesignal auf einer der Freigabeleitungen
17, 27, 37, 47, 57, 67, 77, 87 aufgrund
des Empfangs eines Steuersignals entweder vom Decodierer
4 oder von der Schaltung 7 zum Erfassen der vorgestellten
Eins.
Falls ein logisches Tiefpegelsignal an die Freigabeleitung
einer der Reihen von Übertragungsgatterzellen
angelegt wird (z. B. an Freigabeleitung 17), werden
die vier Schritt-Bits, die vom parallelen PCM-Bus 2
empfangen und an die entsprechenden Übertragungsgatterzellen
(z. B. 12-15) angelegt werden, vertikal zu
den benachbarten Zellen (z. B. 22-25) verschoben. Desgleichen
werden Signale, welche an den Diagonalanschlüssen
einer oder mehrerer vorbestimmter Reihen von Zellen
erscheinen, diagonal verschoben, so daß sie an den
entsprechenden benachbarten Diagonalzellen erscheinen.
Wie weiter oben erwähnt, liegt jedoch eine der Freigabeleitungen
auf einem logischen Hochpegel, was dazu
führt, daß die Bits, welche an die oberen vertikalen
Anschlüsse einer vorbestimmten Reihe angelegt werden,
dergestalt umgeleitet werden, daß sie an den entsprechenden
unteren Diagonalanschlüssen erscheinen, um an
die benachbarten Diagonalzellen angelegt zu werden.
Desgleichen werden Signale, welche an den unteren vertikalen
Anschlüssen erscheinen, dergestalt verschoben,
daß sie an den entsprechenden oberen Diagonalanschlüssen
der Zellen einer Reihe erscheinen. Somit wird jedes
der von den Zellen der freigegebenen Reihe geführte
Bit im Fall der Erweiterung eines PCM-Worts nach
unten und links von der Feldanordnung 1 verschoben,
wogegen es im Fall der PCM-Codierung oder beim Komprimieren
eines Linearworts durch die freigegebene Reihe
von Zellen nach rechts und nach oben verschoben wird.
Im Fall der Erweiterung eines PCM-Worts liegt das DIRN-
Steuersignal von der externen Steuerung auf einem logischen
Hochpegel, wodurch die Transistoren 91-104 und
das Übertragungsgatter 106 freigegeben werden. Somit
werden Schritt-Bits, die am parallelen PCM-Bus 2 erscheinen,
an die Zellen 12-15 angelegt, und Signale mit
logischem Hochpegel werden über das Übertragungsgatter
106 und den LZ-Ausgang des Multiplexers 5 den
Übertragungsgatterzellen 11 bzw. 16 zugeführt. Infolgedessen
werden Signale mit logischem Tiefpegel diagonal
durch die gesperrten Reihen von Zellen von den
entsprechenden Transistoren 91-104 dergestalt übertragen,
daß das am parallelen Linear-Bus 3 erscheinende
lineare Wort eine Zahl von Nullen in den an die verschobenen
Schritt-Bits angrenzenden kleinstwertigen
Bits enthält, wogegen die unmittelbar an das höchstwertige
und an das niedrigstwertige Bit der Schritt-
Bits angrenzenden Bits auf logischem Hochpegel liegen.
Wenn z. B. die vierte Reihe von Zellen im Verlauf der
Erweiterung aufgrund eines von der Steuerleitung 47
geführten logischen Hochpegelsignals freigegeben wurde,
würden die durch das Gatter 106 übertragenen und
am LZ-Ausgang erscheinenden logischen Hochpegelsignale
durch die entsprechenden Gatter 11, 21, 31, 41 und
16, 26, 36, 46, 55, 64, 73, 82 übertragen, um an den
doppeltgerichteten Anschlüssen D 4 bzw. D 9 der Feldanordnung
1 zu erscheinen. Desgleichen würden die an
die Gatter 12-15 angelegten Schritt-Bits dergestalt
übertragen, daß sie an den entsprechenden Anschlüssen
D 5-D 8 erscheinen würden. Und die durch die Transistoren
91-93 übertragenen logischen Tiefpegelsignale würden
diagonal verschoben, so daß sie an den entsprechenden
Anschlüssen D 1-D 3 erscheinen würden, wogegen
die übrigen an die Quellenanschlüsse der Transistoren
94-100 angelegten logischen Tiefpegelsignale auf die
nicht angeschlossenen vertikalen unteren Anschlüsse
der entsprechenden Gatter 81-86 umgeleitet würden,
und die logischen Tiefpegelsignale von den Transistoren
101-104 würden diagonal übertragen, so daß sie an
den entsprechenden Anschlüssen D 10-D 13 erscheinen würden.
In Fig. 3 wird der innere Schaltungsaufbau einer der
Übertragungsgatterzellen (z. B. Zelle 16) im einzelnen
dargestellt. Die Freigabesignalleitung 17 ist mit dem
Sperreingang der Übertragungsgatter 201 und 202 sowie
mit den Freigabeeingängen der Übertragungsgatter 203
und 204 verbunden. Die invertierte Freigabesignalleitung
18 ist mit den Sperreingängen der Gatter 203 und
204 sowie mit den Freigabeeingängen E der Gatter 201
und 202 verbunden.
Beim Betrieb bewirkt ein auf der Freigabesignalleitung
17 erscheinendes Hochpegelsignal (und ein auf
der Leitung 18 erscheinendes komplementäres logisches
Tiefpegelsignal) die Freigabe der Gatter 203 und 204
dergestalt, daß die Anschlüsse X 0 und Y 1 sowie die
Anschlüsse Y 0 und X 1 miteinander verbunden sind. Dies
ergibt eine umgeleitete Verschiebung von digitalen
Signal-Bits durch die Zelle, wie weiter oben unter Bezugnahme
auf Fig. 2 beschrieben.
Wenn ein logisches Tiefpegelsignal auf der Freigabeleitung
17 (und ein komplementäres logisches Hochpegelsignal
auf der Freigabeleitung 18) erscheint, werden
die Gatter 201 und 202 dergestalt freigegeben, daß die
Anschlüsse X 0 und X 1 sowie die Anschlüsse Y 0 und Y 2
jeweils miteinander verbunden sind. Dies ergibt eine
Vertikalverschiebung der digitalen Signalbits, welche
an den Anschlüssen X 0 und X 1 erscheinen, und gleichzeitig
eine Diagonalverschiebung der Signale, die an den
Anschlüssen Y 0 und Y 1 erscheinen.
Da die Übertragungsgatter 201-204 doppeltgerichtet
sind, kann die Feldanordnung 1 dazu verwendet werden,
sowohl die Erweiterung als auch die Komprimierung von
Digitalsignalen durchzuführen.
In Fig. 4 wird die Schaltung zum Erfassen der vorgestellten
Eins ausführlich beschrieben. Die ersten
Eingänge einer Zahl von NOR-Schaltungen 300, 301, 302,
303, 304 und 305 sind an die entsprechenden doppeltgerichteten
Datenleitungen D 12-D 6 angeschlossen. Ein
Eingang der Umkehrstufe 306 ist mit der Datenleitung
D 13 verbunden, und ein Ausgang derselben ist mit dem
Steueranschluß H 7 und mit dem Eingang einer Umkehrstufe
307 verbunden.
Der Ausgang der Umkehrstufe 307 ist mit dem zweiten
Eingang der NOR-Schaltung 300 verbunden. Die Ausgänge
der NOR-Schaltungen 300-305 sind an die entsprechenden
ersten Eingänge von Umkehrstufen 309-314 und an
die entsprechenden ersten Eingänge von NOR-Schaltungen
315-320 angeschlossen. Die Ausgänge der Umkehrstufen
307-313 sind an die entsprechenden zweiten Eingänge
der NOR-Schaltungen 315-320 angeschlossen, und der
Ausgang der Umkehrstufe 314 ist mit dem Steueranschluß
H 0 verbunden. Die Ausgänge der NOR-Schaltungen 315-320
sind über entsprechende Umkehrstufen 321-326 mit entsprechenden
Steueranschlüssen H 6-H 1 verbunden.
Für den Betrieb betrachten wir ein Linearwort mit den
Daten-Bits D 6-D 13 in der Form 0 0 1 1 0 1 0 0. Somit
wird das höchstwertige logische Hochpegel-Bit von der
Datenleitung D 11 geführt. Da die Leitung D 13 ein logisches
Tiefpegelsignal führt, befindet sich der Ausgang
der Umkehrstufe 306 auf logischem Hochpegel dergestalt,
daß der Ausgangsanschluß H 7 ebenfalls auf einem logischen
Hochpegel steht.
Der Ausgang der Umkehrstufe 307 erzeugt ein logisches
Tiefpegelsignal, das an den zweiten Eingang der NOR-
Schaltungen 300 und 315 angelegt wird. An den ersten
Eingang der NOR-Schaltung 300 ist ein logisches Tiefpegelsignal
von der Datenleitung D 12 dergestalt angelegt,
daß ihr Ausgang ein logisches Hochpegelsignal
führt. Somit erzeugt die NOR-Schaltung 315 ein logisches
Tiefpegelsignal, das in der Umkehrstufe 321 invertiert
wird, so daß der Ausgangsanschluß H 6 ein logisches
Hochpegelsignal führt.
Der Ausgang der Umkehrstufe 309 führt ein logisches
Tiefpegelsignal, das an die zweiten Eingänge der NOR-
Schaltungen 301 und 316 angelegt wird. An den ersten
Eingang der NOR-Schaltung 301 wird ein logisches Hochpegelsignal
angelegt, so daß der Ausgang der NOR-Schaltung
301 ein logisches Tiefpegelsignal erzeugt. Demzufolge
erzeugt der Ausgang der NOR-Schaltung 316 ein logisches
Hochpegelsignal, das in der NOR-Schaltung 322
invertiert wird, so daß der Steueranschluß H 5 ein Signal
mit einem logischen Tiefpegel führt.
Der Ausgang der Umkehrstufe 310 erzeugt ein logisches
Hochpegelsignal, das an die zweiten Eingänge der NOR-
Schaltungen 302 und 317 angelegt wird. An den ersten
Eingang der NOR-Schaltung 302 wird ein logisches Hochpegelsignal
angelegt, so daß ihr Ausgang ein logisches
Tiefpegelsignal erzeugt, das an den zweiten Eingang der
NOR-Schaltung 317 angelegt wird. Somit erzeugt der Ausgang
der NOR-Schaltung 317 ein logisches Tiefpegelsignal,
das in der Umkehrstufe 323 invertiert wird, so daß
ein logisches Hochpegelsignal am Steueranschluß H 4
erscheint. Die NOR-Schaltungen 303-305, 318-320 sowie
die Umkehrstufen 312-314 und 324-326 arbeiten in gleicher
Weise, so daß die Steueranschlüsse H 3-H 0 jeweils
logische Hochpegelsignale führen.
Somit führt jeder der Steueranschlüsse H 0-H 7 ein logisches
Hochpegelsignal, mit Ausnahme des Steueranschlusses
H 5, der ein logisches Tiefpegelsignal führt,
was als Hinweis auf die Erfassung des höchstwertigen
logischen Hochpegel-Signal-Bits auf den Datenleitungen
D 6-D 13 zu deuten ist. Die Anschlüsse H 0-H 7sind mit
dem Multiplexer 5 über die Steuerleitungen 120-127
und mit dem Codierer 8 über die Steuerleitungen 130-
137 verbunden (Fig. 2), so daß die Reihe der Übertragungsgatterzellen
61-66 freigegeben wird.
Beim Komprimieren liegt das DIRN-Steuersignal auf
einem logischen Tiefpegel, so daß der Transistor 106
gesperrt ist, wodurch das von der Datenleitung D 6 geführte
logische Tiefpegelsignal ebenfalls gesperrt
wird.
Das von der Datenleitung D 7 geführte logische Tiefpegelsignal
wird über die Übertragungsgatterzellen 71,
62, 52, 42, 32, 22 und 12 übertragen, so daß es als
tiefstwertiges Schritt-Bit am Schritteil des komprimierten
PCM-Worts erscheint, das seinerseits am parallelen
PCM-Bus 2 erscheint.
Das von der Datenleitung D 8 geführte logische Hochpegelsignal
wird über die Zellen 81, 72, 63, 53, 43, 33,
23 und 13 übertragen, so daß es als das zweitniedrigstwertige
Bit am Schritteil des codierten PCM-Worts am
parallelen PCM-Bus 2 erscheint.
Desgleichen werden die auf den Datenleitungen D 9 und
D 10 erscheinenden logischen Hoch- bzw. Tiefpegelsignale
jeweils entsprechend über die Gatter 82, 73, 64, 54,
44, 34, 24, 14 bzw. 84, 75, 65, 55, 45, 35, 25 und 15
übertragen, so daß sie als dritthöchstwertige Bits
an den Schritteilen des codierten PCM-Worts erscheinen,
das seinerseits am parallelen PCM-Bus 2 erscheint.
Das logische Tiefpegelsignal am Steueranschluß H 5 wird
über den Codierer 8 codiert, was zur Erzeugung eines
Chord-Anteils des PCM-Worts mit einem Drei-Bit-Wert
von der Form 1 0 1 führt.
Wie weiter oben besprochen, wird im Fall einer Umwandlung
nach µ-Gesetzmäßigkeit ein Versatzwert von dreiundreißig
vor der Erfassung des höchstwertigen
logischen Hochpegel-Bits zum Linearwort addiert. Die
Versatz-Addier/Subtrahier-Schaltung 6 besteht im typischen
Fall aus einer Reihe von torgesteuerten doppeltgerichteten
Volladditionszellen in bekannter Weise.
Mit Bezugnahme auf Fig. 5 wird in Verbindung mit Fig. 2
die Multiplexerschaltung 5 in bezug auf Erweiterung
eines PCM-Worts nach A-Gesetzmäßigkeit ausführlich besprochen.
Wie weiter oben mit Bezug auf Tabelle 1 und 2 dargelegt,
werden PCM-Wörter nach A-Gesetzmäßigkeit erweitert, um
lineare Darstellungen mit 12 Bit zu bilden, wogegen Wörter
mit µ-Gesetzmäßigkeit erweitert werden, um lineare
Darstellungen mit 13 Bit zu bilden. Während der Erweiterung
von Wörtern mit µ-Gesetzmäßigkeit befindet sich
das A/µ-Gesetzmäßigkeitssteuersignal auf einem logischen
Tiefpegel, wogegen sich das DIRN-Steuersignal auf einem
logischen Hochpegel befindet. Folglich wird die NAND-
Schaltung 401 freigegeben, und der Ausgang LZ bleibt
auf einem logischen Hochpegel. Desgleichen wird der
Transistor 106 (Fig. 2) freigegeben, so daß ein logisches
Hochpegelsignal an die Übertragungsgatterzelle 11
angelegt wird. Dies hat zur Folge, daß die Schritt-Bits
A, B, C und D mit Einsen umgeben werden (Tabelle 2).
Im Fall der Erweiterung von PCM-Wörtern mit A-Gesetzmäßigkeit
befinden sich jedoch sowohl die DIRN-Steuersignale
als die A/µ-Gesetzmäßigkeit-Steuersignale auf
logischem Hochpegel. Somit liegt im Fall der Erweiterung
eines PCM-Worts mit Chord-Bits in der Form 0 0 0
die Steuerlinie 110 auf logischem Tiefpegel, wogegen
die Steuerleitungen 111-117 auf logischem Hochpegel
liegen. Das von der Steuerleitung 110 geführte logische
Tiefpegelsignal wird an den Eingang X 0 der Multiplexerzelle
402 angelegt und erscheint an deren OUT-Anschluß
aufgrund eines an den Auswahleingang S angelegten logischen
Tiefpegel--Steuersignals. Das am OUT-Anschluß
der Multiplexerzelle 402 erscheinende logische Tiefpegelsignal
wird über die Umkehrstufe 403 invertiert, um
an die NAND-Schaltung 401 angelegt zu werden. Folglich
geht das Ausgangssignal LZ von der NAND-Schaltung 401
auf logischen Tiefpegel. Das Hochpegel-A/µ-Gesetzmäßigkeits-
Steuersignal wird an einen ersten Ausgang der
NOR-Schaltung 404 angelegt, so daß deren Signalausgang
zur Freigabeleitung 17 auf logischem Tiefpegel bleibt.
Das A/µ-Gesetzmäßigkeits-Steuersignal wird über die
Umkehrstufe 405 invertiert, um an einen ersten Eingang
einer OR-Schaltung 406 angelegt zu werden, und
der logische Tiefpegel-Signalausgang von der Multiplexerzelle
402 wird an einen zweiten Eingang derselben
angelegt, was zur Erzeugung eines logischen
Tiefpegel-Ausgangssignals führt, das an einen ersten
Eingang einer weiteren NAND-Schaltung 407 angelegt
wird.
Ein am OUT-Anschluß einer weiteren Multiplexerzelle
408 erscheinendes Steuersignal wird über die Umkehrstufe
409 invertiert und an einen zweiten Eingang der
NAND-Schaltung 407 angelegt, so daß ein logisches
Hochpegelsignal an die Freigabeleitung 27 angelegt
wird. Die entsprechenden Ausgänge zusätzlicher Multiplexerzellen
410-414 liegen auf logischem Tiefpegel
und sind an die entsprechenden Freigabeleitungen
37, 47, 57, 67, 77 und 87 angelegt.
Folglich werden die vom PCM-Bus 2 geführten Schrittbits
A, B, C und D über die Zellen 15, 14, 13 und 12
umgesetzt, um an den entsprechenden Datenleitungen
D 5-D 2 zu erscheinen. Ein logisches Hochpegelsignal
wird über den Transistor 106 und die Übertragungszelle
111 umgesetzt, um an der Datenleitung D 1 zu erscheinen,
und ein logisches Tiefpegelsignal wird vom
LZ-Ausgang über die Zellen 16, 25, 34, 43, 52 und 61
umgesetzt, so daß es auf der Datenleitung D 6 erscheint.
Die Datenleitungen D 7-D 13 führen logische Tiefpegelsignale,
wie weiter oben ausführlich besprochen.
Im Fall der Erweiterung eines PCM-Worts nach A-Gesetzmäßigkeit
mit Chordbits in der Form 0 0 1 geht das
LZ-Steuersignal auf logischen Hochpegel, und die
Steuersignale auf den Freigabeleitungen 17 bzw. 27
bleiben auf logischem Tiefpegel bzw. auf logischem
Hochpegel. Infolgedessen wird das dem "A"-Schrittbit
benachbarte höchstwertige Bit auf logischen Hochpegel
umgewandelt.
Im Fall der Erweiterung eines PCM-Worts nach A-Gesetzmäßigkeit
mit Chordbits der Größe zwei oder größer
bleibt das LZ-Steuersignal auf logischem Hochpegel,
so daß eine vorbestimmte der Freigabeleitungen 37,
47, 57, 67, 77 oder 87 ein logisches Hochpegelsignal
führt, wogegen an die übrigen Freigabeleitungen logische
Tiefpegelsignale angelegt sind.
Bei einer vorteilhaften Ausführungsform der Erfindung
wurde die Kompandierschaltung zur Ausführung
einer PCM-Verstärkungsänderungseinrichtung verwendet,
in der eine Ein-Bit-Verschiebung des Linearsignals
eine Änderung des Verstärkungspegels um 6 dB bewirkte.
Bei dieser vorteilhaften Ausführungsform wurde zum
Komprimieren und zum Erweitern im typischen Fall nur
jeweils ein Mikroprozessorzyklus benötigt, im Gegensatz
zu den verhältnismäßig langsamen seriellen PCM-
Kompandierschaltungen nach dem Stand der Technik.
Für den Fachmann sind andere Varianten oder Ausführungsformen
der Erfindung denkbar. So können z. B. anstatt
der in der bevorzugten Ausführungsform verwendeten
Feldanordnung mit sechs mal acht Zellen Feldanordnungen
verschiedener Formen aufgebaut werden, um Digitalsignale
mit einer kleineren oder größeren Zahl
von Bits zu kompandieren.
Claims (20)
1. Schaltung zum Kompandieren von Digitalsignalen, die
von einem ersten und einem zweiten Digitalsignal-Bus
geführt werden, dadurch gekennzeichnet, daß in aufeinanderfolgenden Schritten
- (a) eine erste Zahl von Bits eines komprimierten Digitalsignals decodiert wird, welches vom ersten Digitalsignal- Bus geführt wird, und daß in Abhängigkeit davon ein erstes Steuersignal erzeugt wird,
- (b) eine erste Zahl von Bits eines linearen Digitalsignals codiert wird, welches von dem zweiten Digitalsignal-Bus geführt wird, und daß in Abhängigkeit davon ein zweites Steuersignal erzeugt wird,
- (c) entweder das erste oder das zweite Steuersignal empfangen und einer aus einer weiteren Zahl von Bits des komprimierten Signals um eine vorbestimmte Zahl von Bits nach links bzw. einer aus einer weiteren Zahl von Bits des linearen Signals um eine vorbestimmte Zahl von Bits nach rechts in Abhängigkeit davon verschoben wird,
- (d) die verschobenen Bits des komprimierten Signals an den zweiten Signalbus angelegt werden, um dadurch eine lineare Darstellung des komprimierten Signals auf demselben zu bilden, und
- (e) die codierten Bits und die verschobenen Bits des linearen Signals kombiniert werden und das kombinierte Signal an den ersten Signalbus angelegt wird, um dadurch eine komprimierte Darstellung des linearen Signals auf demselben zu bilden.
2. Schaltung zur Durchführung des Verfahrens nach Anspruch 1,
gekennzeichnet durch:
- (a) eine Einrichtung zum Decodieren einer ersten Zahl von Bits eines komprimierten Digitalsignals, das vom ersten Digitalsignal- Bus geführt wird, und zum Erzeugen eines dadurch bedingten ersten Steuersignals,
- (b) eine Einrichtung zum Codieren einer ersten Zahl von Bits eines linearen Digitalsignals, das vom zweiten Digitalsignal- Bus geführt wird, und zum Erzeugen eines dadurch bedingten zweiten Steuersignals,
- (c) eine Einrichtung zum Empfangen entweder des ersten oder des zweiten Steuersignals und zum Verschieben eines aus einer weiteren Zahl von Bits des komprimierten Signals um eine vorbestimmte Zahl von Stellen nach links, oder eines aus einer weiteren Zahl von Bits des linearen Signals um eine vorbestimmte Zahl von Stellen nach rechts, in Abhängigkeit vom empfangenen Signal,
- (d) eine Einrichtung zum Anlegen der verschobenen Bits des komprimierten Signals an den zweiten Signalbus zum Ausbilden einer linearen Darstellung des komprimierten Signals auf demselben, und
- (e) eine Einrichtung zum Kombinieren der codierten Bits und der verschobenen Bits des linearen Signals und zum Anlegen des kombinierten Signals an den ersten Signalbus, um dadurch eine komprimierte Darstellung des linearen Signals auf demselben zu bilden.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet,
daß die Einrichtung zum Empfangen aus einem doppeltgerichteten
Barrelshifter besteht.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß
der Barrelshifter aus einer Feldanordnung von doppeltgerichteten
Übertragungsgatterzellen besteht, wobei jede
Zelle aus zwei in Reihe geschalteten Signalanschlüssen,
zwei diagonal verbundenen Signalanschlüssen und
einem Steuereingang besteht.
5. Schaltung nach Anspruch 4, gekennzeichnet durch eine
Einrichtung für den Empfang und die Multiplexübertragung
des ersten und zweiten Steuersignals und zum Erzeugen
eines Freigabesignals für die dadurch bedingte
Freigabe vorbestimmter Zellen aus der Feldanordnung.
6. Schaltung nach Anspruch 5, dadurch gekennzeichnet,
daß die Feldanordnung aus 8 Reihen und sechs Spalten von
Übertragungsgatterzellen besteht, wobei jede Zelle in
einer Reihe über ihren Steuereingang mit einer vorbestimmten
Steuerleitung der Einrichtung für den Empfang
und die Multiplexübertragung verbunden ist, um ein vorbestimmtes
Signal aus den darauf geführten Freigabesignalen
zu empfangen, und wobei jede Zelle in einer Spalte
über die Signaleingänge in Reihe geschaltet ist und jede
Zelle außerdem mit einer diagonal an sie anliegenden
Zelle über die diagonal geschalteten Signaleingänge
verbunden ist.
7. Schaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet,
daß die Einrichtung zum Codieren außerdem
eine Einrichtung zum Erfassen eines höchstwertigen logischen
Hochpegelbits des vom zweiten Digitalsignal-Bus
geführten linearen Signals und zur dadurch bedingten Erzeugung
des zweiten Steuersignals in Form eines logischen
Hochpegelsignals an einem aus einer Zahl ihrer Ausgänge
enthält.
8. Schaltung nach einem der Ansprüche 2 bis 4, gekennzeichnet
durch eine Versatz-Addier/Subtrahier-Einrichtung zum
Addieren und Subtrahieren eines vorbestimmten Versatzsignals
zu den komprimierten bzw. linearen Signalen, falls
die Digitalsignale nach µ-Gesetzmäßigkeit codierte PCM-
Wörter sind.
9. Schaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet,
daß das komprimierte Digitalsignal ein nach µ-Gesetzmäßigkeit codiertes
Acht-Bit PCM-Wort ist, das aus einem Zeichenbit, drei Bits für den
Exponententeil (Chordbits) und vier Bits für den Mantissenteil (step bits
= Schrittbits) besteht.
10. Schaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet,
daß das komprimierte Digitalsignal ein nach A-
Gesetzmäßigkeit codiertes Acht-Bit PCM-Wort ist, das aus
einem Zeichenbit, drei Chordbits und vier Schrittbits besteht.
11. Schaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet,
daß das lineare Signal aus einem Zeichenbit und
einem von weiteren zwölf Bits besteht, welche die lineare
Größe eines nach A-Gesetzmäßigkeit codierten PCM-Worts
darstellen, bzw. einem von dreizehn Bits, welche die lineare
Größe eines nach µ-Gesetzmäßigkeit codierten PCM-Worts
darstellen.
12. Schaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet,
daß die Einrichtung zum Decodieren aus einer
Decodierschaltung für den Empfang der ersten Zahl von Bits
des komprimierten Signals und zur dadurch bedingten Erzeugung
des ersten Steuersignals in Form eines logischen
Hochpegelsignals an einem aus einer Zahl ihrer Ausgänge
besteht.
13. Schaltung nach einem der Ansprüche 4 bis 6, wobei jede
Zelle gekennzeichnet ist durch:
- (a) ein erstes Übertragungsgatter, von dem ein doppelt- gerichteter Anschluß mit einem ersten der zwei in Reihe geschalteten Signaleingänge verbunden ist, und von dem ein zweiter doppelgerichteter Anschluß mit einem ersten der beiden diagonal geschalteten Anschlüsse verbunden ist,
- (b) ein zweites Übertragungsgatter, von dem ein doppeltgerichteter Anschluß mit dem ersten der beiden diagonal geschalteten Anschlüsse und ein zweiter doppeltgerichteter Anschluß mit einem zweiten der beiden diagonal geschalteten Anschlüsse verbunden ist,
- (c) ein drittes Übertragungsgatter, von dem ein doppeltgerichteter Anschluß mit dem ersten der beiden in Reihe geschalteten Signalanschlüsse und ein zweiter doppeltgerichteter Anschluß mit einem zweiten der beiden in Reihe geschalteten Signalanschlüsse verbunden ist, und
- (d) ein viertes Übertragungsgatter, von dem ein doppeltgerichteter Anschluß mit dem zweiten der beiden diagonal geschalteten Anschlüsse und ein zweiter doppeltgerichteter Anschluß mit dem zweiten der beiden in Reihe geschalteten Signalanschlüsse verbunden ist.
14. Schaltung nach Anspruch 2 zum Kompandieren von digitalen
PCM-Wörtern, die von einem PCM-Signalbus geführt werden,
gekennzeichnet durch
- (a) eine doppeltgerichtete Feldanordnung von Zellen zur Parallelverarbeitung, die an den PCM-Signalbus angeschlossen sind, um Schrittbits eines digitalen Eingangs-PCM-Worts zu empfangen.
- (b) einen Decodierer, der an den Bus angeschlossen ist, um die Chordbits zu empfangen und ein erstes Freigabesignal für die Freigabe einer zugeordneten Reihe der Feldanordnung dergestalt zu erzeugen, daß die Schrittbits um eine vorbestimmte Zahl von Stellen nach links verschoben werden,
- (c) eine Einrichtung zum Empfang eines Zeichenbits des PCM- Worts vom Bus und zum Anlegen dieses Zeichenbits, kombiniert mit den verschobenen Schrittbits, an einen linearen Signalbus, um dadurch ein erweitertes lineares Ausgangswort auf demselben zu bilden,
- (d) eine Schaltung zum Erfassen einer vorgestellten Eins, die an den linearen Signalbus angeschlossen ist, um ein lineares Eingangswort zu empfangen und ein zweites Freigabesignal für die Freigabe einer zugeordneten Reihe der Feldanordnung dergestalt zu erzeugen, daß vorbestimmte Bits des linearen Eingangsorts um eine vorbestimmte Zahl von Stellen nach rechts verschoben werden, um dadurch Schrittbits eines digitalen PCM-Ausgangsworts zu bilden,
- (e) einen Codierer zum Empfang des zweiten Freigabesignals und zum Erzeugen eines Ausgangs-Chordbits in Abhängigkeit davon, und
- (f) eine Einrichtung zum Empfang eines Zeichenbits des linearen Eingangsworts vom linearen Bus und zum Anlegen des Zeichenbits, kombiniert mit den erzeugten Chordbits und den gebildeten Schrittbits, an den PCM-Signalbus, um dadurch ein digitales PCM-Ausgangswort auf demselben zu bilden.
15. Schaltung nach Anspruch 14, dadurch gekennzeichnet,
daß die Feldanordnung von doppeltgerichteten Zellen
zur Parallelverarbeitung aus einem Barrelshifter
besteht.
16. Schaltung nach Anspruch 15, gekennzeichnet durch
einen Multiplexer zum Empfangen entweder des ersten
oder des zweiten Freigabesignals und zum Anlegen
desselben an den Barrelshifter.
17. Schaltung nach Anspruch 14, 15 oder 16, dadurch gekennzeichnet,
daß die Feldanordnung von doppeltgerichteten
Zellen zur Parallelverarbeitung aus acht Reihen mal
sechs Spalten untereinander verbundener Übertragungsgatterzellen
besteht.
18. Schaltung nach Anspruch 14, 15 oder 16, dadurch gekennzeichnet,
daß der Decodierer ein digitaler Drei-Bit-Eingang
auf Acht-Bit-Ausgang-Decodierer ist.
19. Schaltung nach Anspruch 14, 15 oder 16, dadurch gekennzeichnet,
daß der Codierer ein digitaler Acht-Bit-
Eingang auf Drei-Bit-Ausgang-Codierer ist.
20. Schaltung nach Anspruch 6 oder 14, gekennzeichnet
durch eine Einrichtung zum Sperren einer vorbestimmten
Reihe der Feldanordnung und zum Addieren bzw. Subtrahieren
eines Versatzwertes von dreiunddreißig zum
bzw. vom PCM-Signal bzw. linearen Signal, im Fall
der Kompandierung eines digitalen PCM-Worts nach
µ-Gesetzmäßigkeit.
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Legal Events
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8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
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