DE2230188C2

DE2230188C2 - Arithmetisch-logische Einheit für einen Digitalprozessor für variable Wortlängen

Info

Publication number: DE2230188C2
Application number: DE2230188A
Authority: DE
Inventors: William Alan Santa Barbara Calif. Koehn
Original assignee: Burroughs Corp
Current assignee: Unisys Corp
Priority date: 1971-06-28
Filing date: 1972-06-21
Publication date: 1986-07-17
Also published as: DE2230188A1; JPS5547416B1; GB1390385A; FR2144306A5; BE784858A; US3751650A

Description

C₃ = /C₃ + P₃ P₂ P\ Po ■ CYF, wobei

IC₃-G₃ + P₃ G₂ + P₃P₂Gi + P₃P₂P₁ G₀

und wobei in der nächstfolgenden Einheit an die Stelle d'is ersten binären Signals CYF des Steuerregisters (22) das Übertragssignal (C₃) mit dem höchsten Stellenwert der vorangegangenen Stufe tritt.

Gegenstand der Erfindung ist eine arithmetisch-logische Einheit für einen Digitalprozessor für variable Wortlängen gemäß dem Oberbegriff des Patentanspruchs 1.

Stand der Technik

Aus der DE-OS 19 39 946 ist eine arithmetische Einheit eines Addiersystems bekannt, die zwei Operandenre-

gister aufweist, die über je eine logische Schaltung zur Durchführung von Subtraktionen und Additionen unter

Steuerung eines Maskenregisters mit einem aus Einbit-Volladdierern zusammengesetzten Paralleladdierer ver-

bunden sind. Die Einbit-Volladdierer des Paralleladdierers empfangen zusätzlich ein Übertragssigna! und geben

ausgangsseitig pro Bitstelle sowohl ein Übertragssignal als auch ein Summen- oder Differenzsignal über eine

weitere, zusätzlich mit einem Ausgang des Maskenregisters verbundene logische Schaltung an ein Summenregister ab. Das Maskenregister steuert dabei die Übertragung der zu addierenden bzw. subtrahierenden Inhalte der beiden Operandenregister in den Paralleladdierer bzw. den Ausgang des Paralleladdierers, so daß nur gewünschte Bitbereiche der Inhalte der Operandenregister in den Paralleladdierer eingetragen bzw. bestimmte Bereiche des Ausgangs des Paralleladdierers abgegeben werden.

Aus der US-PS 32 60 840 ist eine arithmetische Einheit mit einem Paralleladdierer bekannt, bei dem eine Übertragsverarbeitung dergestalt vorgenommen wird, daß die Übertragssignale der Einbit-Volladdierer des Paralleladdierers gruppenweise zusammengefaßt werden. Dabei werden die Überträge berücksichtigt, die aufgrund einer Übertrags-Maskierung ermittelt werden. Der Addierer verarbeitet dabei durch eine weitere Maskierung der der Addition zugrundeliegenden Bitgruppen nur die signifikanten Bits innerhalb von den für die , Addition zur Verfügung stehenden Bytes.

Die bekannten arithmetischen Einheiten dienen der Verarbeitung binärer Signale zur Bildung von Binärsummen und -differenzen. Sie sind jedoch nicht ohne zusätzliche schaltungstechnische Maßnahmen geeignet, binärcodierte Signale, beispielsweise im 4-Bit-BCD- oder 8-Bit-BCD-Code codierte Signale zu addieren bzw. subtrahieren und entsprechende Übertragssignale zu verarbeiten bzw. abzugeben.

Aufgabe

Der vorliegenden Erfindung liegt die Aufgabenstellung zugrunde, eine arithmetisch-logische Einheit für einen \ Digitalprozessor für variable Wortlängen zu schaffen, die geeignet ist, sowohl binärcodierte Dezimalcodes als

'v auch binäre Signale zu verarbeiten und reine Binärsummen oder -differenzen sowie binärcodi-.o.e Dezimalsum-

^; men oder -differenzen für variable Wortiängen bis zu einer Maximalzahl von über einen Übertrdjf.ingsweg der

Datenübertragungsleitung geführten parallelen Bits zu liefern.
Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst

Vorteile

Die arithmetisch-logische Einheit für einen Digitalprozessor nach der Erfindung ist in der Lage, sowohl binärcodierte Dezimalcodes als auch binäre Signale zu verarbeiten und reine Binärsummen oder -differenzen sowie binärcodierte Dezimalsummen oder -differenzen für variable Wortlängen zu liefern, d. h. arithmetische Verknüpfungen sowohl im reinen Binärcode als auch beispielsweise im 4-Bit-BCD-Code für eine bestimmte Wortlänge durchzuführen.

Eine vorteilhafte Weiterbildung der Erfindung ist im Anspruch 2 beschrieben.

Darstellung der Erfindung

■ψ Die Erfindung wird im folgenden anhand schematischer Zeichnungen näher erläutert. Es zeigt

F i g. 1 ein Blockschaltbild der arithmetisch-logischen Einheit mit den zugehörigen Registern;

j' F i g. 2 ein Blockschaltbild der einzelnen Stufen der arithmetisch-logischen Einheit für die Verknüpfung der

' Signale;

, F i g. 3 das Format eines Mikrobefehls;

'' F i g. 4 ein Blockschaltbild der Maskierschaltung; und

F i g. 5 ein Blockschaltbild eines Binär/BCD-Code-Umseizers.

' Die arithmetisch-logische Einheit arbeitet sowohl als Quelle wie als Senke für Daten, die über eine gemeinsame Datenübertragungsleitung übertragen werden, die beispielsweise aus 24 Einzelleitungen zur Parallelübertragung von bis zu 24 Binär-Bits bestehen kann, (und so dargestellt ist). Die Übertragung von Daten in die als eine Senke wirkende oder aus der als Quelle wirkenden arithmetisch-logischen Einheit geschieht unter Steuerung eines in einem Λί-Register 30 gespeicherten Mikrobefehls, der auf eine Steuer-Sammelleitung gegeben ist, die

' beispielsweise aus 16 Parallelleitungen bestehen kann und von denen jede auf einen von zwei Pegeln durch die in

dem M-Register 30 gespeicherten 16 Bits gesetzt werden kann. Das Format des in dem A/-Register 30 gespeicherten Mikrobefehls zur Verwendung in der arithmetisch-logischen Einheit als Quelle oder als Senke ist in Fig.3 dargestellt Dieser hier als MOVE-Befehl bezeichnete Mikrobefehl ist kenntlich an 0001 in den vier signifikantesten Bitstellen, kann aber auch auf andere Weise als solcher kenntlich gemacht werden. Die nächsten . sechs Bits, die Bitstellen 6—11, bezeichnen das Quellenreg'ste/ (Ausgangsregister), von dem ein Wort auf die Datenübertragungsleitung gegeben wird, und die restlichen sechs Bits, die Bitstellen 0—5, geben das Senkenregjster (Eingangsregister) an, in welchem ein über die Datenübertragungsleitung übertragenes Wort gespeichert werden soll.

; In der arithmetisch-logischen Einheit nach F i g. 1 sind drei Register vorgesehen, nämlich zwei Operandenregister 14,16 und ein Steuerregister 22. Das .^-Register 14 speichert normalerweise einen übsr die Datenübertragungsleitung aus einer speziellen, nicht dargestellten Quelle (Ausgang des Speichers oder eines anderen mit der Daten-Sammelleitung verbundenen Registers) empfangenen Operanden. Das y-Register 16, speichert den zweiten, an einer arithmetischen Operation beteiligten Operanden. Das AT-Register 14 wie auch das V-Register 16 speichern bis zu 24 Bits entsprechend der vollen Breite des durch die Datenübertragungsleitung gegebenen Übertragungsweges. Das Steuerregister 22 ist der arithmetisch-logischen Einheit zugeordnet, obgleich es andere Funktionen erfüllt. Dieses Register speichert acht Bits und ist in drei Felder unterteilt, nämlich das CPL-FeId von 5-Bit-Länge, das CiZ-FeId von 2-Bit-Länge und das CyF-FeId von 1-Bit-Länge. Das OT.-Feld ist so kodiert, daß es irgendeine Feldlänge von 0—24 Bits entsprechend der Wortlänge, die bei einer Übertragungsoperation über die Datenübertragungs/eitung beteiligt ist, bezeichnet. Das CiZ-FeId gibt an, ob das übertragene Wort rein binär,

in einem 4-Bit-BCD- oder in einem 8-Bit-BCD-Code verschlüsselt ist. Das CVF-Feld zeigt an, ob ein Übertrag-Eingang vorhanden ist.

Die Übertragung von Daten von der Datenübertragungsleitung in das A-Register 14, das K-Register 16 und

das Steuerregister 22 wird von einer Senkensteuerung 100 gesteuert. Die Senkensteuerung 100 spricht auf die vier Bits an, die anzeigen, daß eine MOVE-Operation (Schiebeoperation) verlangt wird, und spricht weiterhin auf die sechs Bits aus dem M-Register 30 auf der Steuerleitung an, die das spezielle Senken-Register bezeichnen.

Beim Entschlüsseln der Senken-Registerbits wählt die Senkensteuerung eine von drei Gatterschaltungen 102, 104 oder 106 aus, damit die Datenübertragungsleitung auf den Eingang des A-Registers 14, oder des K-Registers 16 oder des Steuer-Registers 22 gekoppelt werden kann. Die nichtdargestellte Quelle kann ein beliebiges Register oder ein Speicher sein, die Daten auf die Datenübertragungsleitung geben.

Der MOVE-Mikrobefehl dient weiterhin zur Übertragung eines Wortes aus der als Quelle wirkenden arithmetisch-logischen Einheit. Dazu werden die sechs Bits, die das Quellenregister bezeichnen und die vier Bits, die das Stattfinden einer MOVE-Operation (Verschiebeoperation) bezeichnen, auf ein Quellenregister 108 gegeben. Das Quellenregister 108 entschlüsselt den Quellenregisterteil des Mikrobefehls, damit mit Hilfe eines Schaltkreises 110 eine von mehreren Funktionen, die in der arithmetisch-logischen Einheit erzeugt werden können, auf die Datenübertragungsleitung gegeben werden kann. Der Schaltkreis 110 kann in Abhängigkeit zu der aus dem Quellenregister 108 abgeleiteten Quellen-Adressinformation wahlweise die 24 Bits aus dem A-Register 14 auf den Ausgang der Torschaltung, oder die 24 Bits des V-Registers 16 auf den Ausgang der Torschaltung geben. Andere auf den Eingang des Schaltkreises 110 gegebene Funktionen sind die Funktion AODER K, die Funktion A^-UND K, das Kcniplerfiern von Λ. das Komplement von X die Antivalcnzfünktion A^-EXKLUSiVODER >'die Binärsumme-oder-Differenz, die 4-Bit-BCD-Summe oder -Differenz, oder die 8-Bit-BCD-Summe oder -Differenz.

Die Funktion AODER K wird von einer logischen ODER-SCHALTUNG 112 abgeleitet, auf die der Ausgang des A-Registers 14 und des K-Registers 16 zu ihrer Verknüpfung im Sinne des logischen ODER gegeben werden.

Die Funktion A UND Kwird aus einem binären Paralleladdierer 114 abgeleitet, und zwar auf eine Weise, die im einzelnen im Zusammenhang mit Fig.2 beschrieben wird. Das Komplement von A und Y wird durch die Inverter 116 und 118 abgeleitet, die an den Ausgang des A-Registers 14 bzw. K-Registers 16 gekoppelt sind. Von dem binären Paralleladdierer 114 wird weiterhin die Funktion AEXKLUSIV ODER Kin einer Weise abgeleitet, die in Verbindung mit Fig.2 beschrieben wird. Die Binär-Sun.iae und -Differenz wird von dem binären Paralleladdierer 114 abgeleitet Das Quellenregister 108 gibt ein Signal auf den binären Paralleladdierer 114, das bestimmt, ob der Ausgang die Summe oder die Differenz ist, was von der Kodierung des Quellen-Registerteiles des MOVE-Befehls in dem A/-Register30 abhängt. Die BCD-SummenADiffere^z-Funktionen werden aus einem Binär/BCD-Codeumsetzer 120 abgeleitet, der im einzelnen nachstehend in Verbindung mit Fig.5 beschrieben werden wird.

Das von dem Schaltkreis 110 ausgewählte Funktionsergebnis wird auf eine Maskier-Schaltung 122 gegeben. Bei vielen Funktionen müssen sämtliche 24 Bits von der Quelle auf die Datenübertragungsleitung gegeben werden. Das Quellenregister 108 stellt diejenigen Funktionen fest, die aufgrund der Kodierung des Quellen-Registerteiles des MOVE-Mikrobefehls ausgewählt wurden, und gut ein »Hebemaske«-Signa! auf die Maskier-Schaltung 122, das bewirkt, daß alle 24 Leitungen aus dem Schaltkreis 110 auf die Leitungen der Datenübertragungsleitung gekoppelt werden. Für diejenigen Funktionen, für die ein Wort mit weniger als 24 Bit auf die Datenübertragungsleitung gegeben werden soll, wird die Maskierschaltung 122 von dem CPL-Abschnitt des Steuerregisters 22 gesteuert.

Das CPL-FeId gibt, wie bereits erwähnt, irgendeine Anzahl von Bits zwischen 1 und 24 an und wirkt zur Auswahl der entsprechenden Anzahl von Leitungen, beginnend mit der Leitung für das am wenigsten signifikante Bit, um eine Verbindung von dem Ausgang des Schaltkreises 110 zur Datenübertragungsleitung herzustellen.

Die Maskierschaltung 122 ist im einzelnen in F i g. 4 dargestellt. Sie weist ein Tor für jede der 24 Leitungen aus dem Schaltkreis 110 auf. In F i g. 4 sind nur drei der 24 Leitungen mit den ihnen zugeordneten Toren 124,126 und 128 gezeigt. Das Tor 124 entspricht dem am wenigsten signifikanten Bit und das Tor 128 entspricht dem

so signifikantesten Bit Das »Hebemaske«-Signal wird auf jedes Tor gegeben, so daß bei logisch wahrem »Hebemaske«-Signal alle Tore geöffnet sind. Der Ausgang des CPL-Abschnittes des Steuerregisters 22 wird auf ein^n Entschlüssler 12P gegeben, der eine von 24 Äusgangsieitungen aktiviert. Die erste Ausgangsleitung wird auf das Tor 124 gegeben, um nur das am wenigsten signifikante Bit auf die Datenübertragungsleitung zu geben. Der zweite Ausgang des Entschlüsslers 129 wird auf das Tor 124 und das Tor 126 gegeben, so daß die ersten zwei am wenigsten signifikanten Bits auf die Datenübertragungsleitung gegeben werden. Der Ausgang 24 aus dem Entschlüssler 129 wird auf sämtliche Tore gegeben, wenn 24 Bits vom CfL-FeId angezeigt werden. Somit bestimmt der kodierte Wert vom CfL-FeId die Anzahl der Bits, die auf die Datenübertragungsleitung gegeben werden.

Der binäre Paralleladdierer 114 ist im einzelnen in F i g. 2 gezeigt. Der Addierer ist ein 24-Bit Paralleladdierer mit einer modifizierten »Vorschaua-Übertraglogik. Der Addierer umfaßt sechs identische Addierglieder, von denen drei mit 130, 132 und 134 bezeichnet sind, zur Aufnahme der Eingangspegel der Operanden plus der Übertraginformation. Jedes Addierglied ist ein 4-Bit-Addierer, der vier Bits aus dem A-Register 14, vier Bits aus dem K-Register 16 und vier Übertragsignale aufnimmt Für das Bit an der niedrigsten Stelle nimmt der Addiererabschnitt X₀, K₀ auf sowie die Eingangs-Übertragsbezeichnung CYF aus dem Steuerregister 22. Weiterhin empfängt er eine Anzeige von dem Quellenregister 108, ob eine Additions- oder eine Subtraktionsfunktion von dem MOVE-Mikrobefehl in dem Af-Register 30 angezeigt ist Jeder Bitabschr.itt liefert drei Ausgänge, die für den Bitabschnitt an der niedrigsten Stelle der Binär-Summe 5b sowie den mitlaufenden und erzeugten Übertragsignalen P₀ und G₀ entsprechen. Die Schaltungslogik für jeden Bitabschnitt liefert die Beziehung

t, zwischen den Eingangssignal und den Ausgangssignalen nach folgenden Gleichungen:

S_n = X_n Θ V_nOC_n..,

i G_n = ADD (X_nY_n) ·+■ SUB X_nY_n

Pn = ADD(X_nY_n + XnYn) + SUBfA_nV_n + A_nV_n)

Dfi »Vorschauw-Übertraglogik weist neun identische Übertragsbildungsschaltungen auf, von denen sechs mit 136, 138, 140, 142, 144 und 146 bezeichnet sind. Diese Schaltungen sind als Pyramide angeordnet, bei deren ersten Pegel einer derartigen Schaltung jeweils eine 4-Bit-Addiererschaltung zugeordnet ist, so daß sich sechs Übertragsbildungsschaltungen in dem ersten Pegel ergeben. Der zweite Pegel weist eine Übertragsbildungsschaltung für je vier Schilltungen des ersten Pegels auf, so daß sich zwei Übertragsbildungsschaltungen in dem zweiten Pegel ergeben. Der dritte Pegel besitzt eine Schaltung für je vier oder weniger Schaltungen des zweiten Pegels, so daß sich eine Schaltung in dem dritten Pegel des 24-Bit-Addierers nach F i g. 2 ergibt. Jede Schaltung is besitzt neun Eingänge und vier Ausgänge. Die den 4-Bit-Addierern zugeordneten Schaltungen sind mit ihren Eingängen mit den mitlaufenden und erzeugten Übertragsignalen aus jedem Bit der zugeordneten Addiererschaltung plus dem Übertrag aus dem nächst niedrigeren 4-Bit-Addierer verbunden, der im Falle des 4-Bit-Addierers an der niedrigsten Stelle von dem CVF-Ausgang des Steuerregisters 22 abgeleitet wird. Drei Ausgänge entsprechen dem Übertrug für die drei niedrigsten Bits des zugeordneten 4-Bit-Addiererabschnittes. Der vierte Ausgang ist ein unvollständiger Übertrag-Ausdruck und muß anderen Übertrag-Ausdrucken im nächsten Pegel der Übertraglogik, der die Schaltungen 142 und 144 aufweist, kombiniert werden. Drei der Ausgänge des zweiten Pegels der Übertraglogik ergeben die Übertragsignale für die Bits von höchster Ordnung in jedem der zugehörigen 4-Bit-Addieirerabschnitte. Der vierte Ausgang ist wieder ein unvollständiges Übertragsignal und muß mit anderen Signalen aus der Übertraglogik in einem dritten Pegel der Binärlogik kombiniert werden, der sich als eine identische integrierte Schaltungseinheit 146 darstellt. In der dargestellten Ausführungsform, in der nur sechs 4-Bit-Addierenibschnitte vorliegen, liefert der dritte Pegel der Übertraglogik den Ausgangsübertrag für das Bit der höchsten Ordnung in der vierten 4-Bit-Addierereinheit, nämlich den Übertrag C15.

Die Schaltungslogik jeder der integrierten Schaltungen für die Erzeugung der Übertragsignale ist durch die folgenden Gleichungen gegeben:

C₀ = G₀ + P₀ CYF

C, = G₁ + Px C₀ + Λ P₀ CVF .

Q = G₂ + P₂Gi + PiPiP₀ + P₂PiPoCYF

P^G₂ -i- .P₃P₂Gi

Die Gleichung für das Bit von der höchsten Ordnung liefert ein unvollständiges Übertragsignal, da der Ausdruck PiP₂PiPo CVFfehlt. Dieser Ausdruck wird durch den nächsten Pegel der Logik addiert, der sich in der Übertragsbildungsschaltung 142 darstellt und den Ausgang C₃ liefert. Dies wird dadurch erreicht, daß der /Cj-Ausgang mit einem Eingang der logischen Schaltung 142 und der Ausgang einer UND-Schaltung 150 mit dem zweiten Eingang verbunden wird. Jeder der vier Mitlauf-Überträge Po bis P₃ wird auf den Eingang der UND-Schaltung 150 gegeben. Man sieht somit, daß analog zur Gleichung für C₀ die Gleichung für C₃ lautet:

C₃ = /C₃ + P₃P₂P₁Zi₁ · CYF

Auf ähnliche Weise besitzt das nächste 4-Bit-Addiererglied 132 die mitlaufenden und erzeugten Signale, die auf die Eingänge der Übertragsbildungsschahung 138 zusammen mit dem Übertrag C* gegeben werden, so daß so die Übertragsignale C4, C5, Q sowie der unvollständige Übertrag-Ausdruck ICj erzeugt werden. Der letztere wird auf den dritten Eingang des zweiten Pegels der Übe.traglogik bei 142 geschaltet, während die vier mitlaufenden Überträge P>i bis Pi auf eine UND-Schaltung 152 für den vierten Eingang der Übertragsbildungsschaltung 142 gegeben werden. Dies erzeugt den Übertrag für das Bit der höchsten Ordnung des zweiten Addiererabschnittes, nämlich C].

Obgleich es in F i g. 2 nicht im einzelnen dargestellt ist, sind die gleichen Verbindungen für die dritten und vierten 4-Bit-Binär-Addierglieder wiederholt, die den Eingangsbits 8—15 aus den X- und V-Registern entsprechen. Der Übertrag für das- Bit der höchsten Ordnung des vierten 4-Bit-Binär-Addiergliedes, nämlich Ci 5, wird dadurch erzeugt, daß der Ausdruck /C15 aus dem zweiten Pegelabschnitt 142 auf den ersten Eingang des dritten Übertragpegelabschnittes J46 zusammen mit dem Übertrag CYF und dem Ausgang einer logischen UND-Schaltung 154 gegeben wird, auf die ihrerseits die mitlaufenden Überträge Po bis Pi 5 gekoppelt sind. Dieses Verbindungs-Schema wird für die fünften und sechsten Binär-Addierglieder wiederholt, die den Bit 16 bis 23 entsprechen; nur das Addierglied für die höchste Ordnung ist bei 134 dargestellt

Der soweit beschriebene Addierer liefert die Binär-Summe oder -Differenz für jede Bitstelle des aus den X- und V-Registern abgeleiteten Eingangs zusammen mit dem Übertrag oder dem Entliehenen für jede Bitstelle. Der Addierer kann an einer beliebigen Anzahl von Bits arbeiten, beginnend mit der am wenigsten signifikanten Bitstelle, und liefert eine Binärsumme oder -Differenz der entsprechenden Anzahl von Bits, wobei der Ausgangs-Übertrag an der signifikantesten aktiven Bitsteile geliefert wird.

Die vierundzwanzig Ausgangsbits So bis S23 ergeben den Binärsummen-ADifferenz-Eingang für den vorbeschriebenen Schaltkreis 110. Die Übertragsignale Co bis C23 werden auf eine Torschaltung 156 (Fig. 1) zusammen mit dem CFL-Signal aus dem Steuerregister 22 gegeben. Je nach der durch das CPL-Signal angegebenen Wortlänge wird der Übertrag von der Bitstelle mit der höchsten Ordnung entsprechend jener Wortlänge auf eine einzelne Ausgangsleitung gegeben, die mit CYL bezeichnet ist. Wenn beispielsweise CPL eine Wortlänge von zehn Bits bezeichnet, dann wird die Übertragleitung C9 auf den Ausgang CYL durch die Torschaltung 156 durchgeschaltet.

Um zu bestimmen, ob bei einer Subtraktionsoperation etwas geborgt werden soll, ist die Bestimmung notwendig, ob X kleiner als Vist, oder ob X gleich Vist und ein Eingangs-Übertrag CVF vorhanden ist. Dies geschieht durch eine Vergleichsschaltung 158, auf die die Ausgänge des X-Registers 14, des V-Registers 16 und des CVF-Abschnittes des Steuerregisters 22 gegeben werden. Eine einzelne Ausgangsleitung, mit CYD bezeichnet, liefert eine Anzeige, ob Xkleiner als Vist, oder ob X gleich Vund CVF vorhanden ist. Für eine 4-Bit- oder 8-Bit-BCD-Addition oder -Subtraktion muß die Übertraglogik in dem binären Paralleladdierer 114 modifiziert und die Binärsumme vom reinen Binär-Code in einem BCD-Code umgewandelt werden. Dazu wird der CU-TeW des Steuerregisters 22, der anzeigt, ob ein rein binärer, ein 4-Bit-BCD- oder ein 8-Bit-BCD-Code vorliegt, auf den binären Paralleladdierer 114 und den Binär/BCD-Codeumsetzer 120 gegeben. Für eine 4-Bit-BCD-Addition muß die Übertragslogik so abgewandelt werden, daß ein Übertrag von der vierten Bitstelle geliefert wird, wenn das Ergebnis der Addition eine 10 oder mehr liefert, oder eine 9 mit einem Eingangs-Übertrag CVF liefert. Der Erzeugerübertrag G muß also wahr sein, wenn die Summe gleich oder größer als 10 ist, und der Mitlauf-Übertrag soüte wahr sein, wenn die Summe gleich S ist. Somit ergibt sich als logische Schaltung für die Erzeugung des modulo 10 Erzeugerübertrags Gm 10 eine Zehner-Übertragsschaltung 160, auf die die Erzeuger- und Mitlaufsignale von jedem der vier Abschnitte des 4-Bit-Addiergliedes 130 zusammen mit einem Signal BCD gegeben werden, das anzeigt, daß eine binär kodierte Dezimaloperation (BCD-Operation) von dem CL/-Abschnitt des Steuerregisters 22 bezeichnet ist. Für den von der logischen Schaltung 160 gelieferten Ausgang gilt folgende Gleichung:

Gm 10 = BCD · Gi (Pt + P₄G₂ + G₄) + BCDfF₄F₈ + P₂Ps + F₂G₄ + CJ₂G₄)

Somit ist Gm 10 wahr, wenn die Summe der zwei 4-Bit-Eingänge gleich 10 oder größer ist.

Ein mitlaufender Übertrag modulo 10 wird durch eine Zehner-Übertragsschaltung 162 erzeugt, die die gleichen Eingänge wie die Zehner-Übertragsschaltung 160 aufnimmt. Die Zehner-Übertragsschaltung 162 liefert einen Ausgang Fw 10 entsprechend der folgenden Gleichung:

Fa/10 = BCD · ADD · F, (F₈ + P₄G₂ + G₄)

Die modulo 10 Erzeuger- und Mitlauf-Signale Gm 10 und Fw 10 werden über eine ODER-Schaltung mit den Eingängen in die ersten zwei Stellen der Übeitragschaltung 142 von zweiter Ordnung verknüpft, wobei sich ein Ausgangs-Übertragsignal Cj ergibt wenn Gu jo wahr ist, oder wenn Ρχ \o sowie CVF wahr sind, ίη dem somit die Zehner-Übertragsschaltungen 160 und 162 in Abhängigkeit von der binär kodierten Dezimalanzeige durch den

Ci/-Abschnitt des Steuerregisters 22 geöffnet worden sind, wird ein Übertrag von der Bitstelle mit höchster Ordnung des 4-Bit-Addiergliedes 142, nämlich C3 erzeugt, wenn die Bedingungen für den binär kodierten Dezimalübertrag erfüllt sind. Wie in F i g. 2 nicht im einzelnen dargestellt ist, werden die Überträge, die den Bitstellen von höchster Ordnung von jedem der anderen 4-Bit-Addiererabschnitte, nämlich Ci, Cn, C15, C19 und C23, durch modulo 10 Erzeuger- und Mitlauf-Logikschaltungen entsprechend den Schaltungen 160 und 162 gesteuert.

Weiterhin ist es nötig, das Muster der Binärbits für die Binärstellen 10 bis 15 zu korrigieren, die in einem binär kodierten Dezimalsystem verbotene Kombinationen sind. Wenn die Ergebnisse einer binär kodierten 10 bis 15 entsprechen, muß das Ergebnis durch Addition von 6 zu dem Binär-Ergebnis modifiziert werden. Dies geschieht durch den Binär/BCD-Codeumsetzer 120, der im einzelnen in Fig.5 dargestellt ist. Die für den Umsetzer benutzte logische Schaltung 164 ist identisch derjenigen des 4-Bit-Addiergliedes 130. Das Bit an der niedrigsten Sielle der BinärSümine, nänriich ob, bleibt bei der Code-Wandlung ungeändert. Daher ist die Leitung So aus dem Binär-Addierglied 130 direkt auf eine UND-Schaltung 166 zusammen mit der Leitung BCD geschaltet, die anzeigt, daß eine binär kodierte Dezimalumwandlung gefordert wird. Der Ausgang der UND-Schaltung 166 ist das Bit DSo von der geringsten Ordnung der binär kodierten Dezimalsumme.

55 Der Ausgang S\ und der Übertrag Cj werden auf die Bitabschnitte der ersten beiden niedrigsten Ordnungen der logischen Schaltung 164 gegeben. Der Bitabschnitt an der zweitniedrigsten Stelle erzeugt einen Ausgang, der zusammen mit dem BCD-Signal auf eine UND-Schaltung 168 gegeben wird, um das binär kodierte Dezimalbit DSi zu erzeugen. Der Erzeuger-Übertragausgang G des Bitabschnittes von der niedrigsten Ordnung wird seinerseits auf den Übertrageingang C des Bitabschnittes mit der höchsten Stelle der logischen Schaltung 164

gegeben, ebenso wie der Erzeuger-Übertragausgang G des Bitabschnittes an der dritten Stelle der logischen Schaltung 164. Der Erzeuger-Übertragausgang des zweiteiligen Bitabschnittes ist mit dem Übertrageingang des drittstelligen Bitabschnittes des Addierers 164 verbunden. S₂ und C3 werden auf die dritte Stufe und 53 auf die vierte Stufe gegeben. Die Summe aus der Stufe mit der dritten Ordnung wird durch eine UND-Schaltung 170 weitergegeben, während die Summe aus der Stufe von der vierten Ordnung durch eine UND-Schaltung 172 geschaltet ist, um die dezimalkodierten Ausgangsbits DS₂ und DS3 zu liefern.

Die Wirkung der in F i g. 5 dargestellten Verbindungen ist dergestalt, daß 6 zu dem Binär-Eingang addiert wird oder daß 6 von dem Binär-Eingang subtrahkrt wird, wenn ein Übertrag oder ein Entliehenes für die höchste Bitstelle des 4-Bit-Binäreingangs vorhanden sind. Eine ähnliche Schaltung zur Umwandlung binär/BCD ist für

ΔΔ DV löö

jed<*.n der anderen 4-Bit-Binäraddiererabschnitte vorgesehen.

Für die Subtraktion sind die Bedingungen die gleichen, sowohl für das Binärsystem als auch für das binär kodierte Dezimalsystem, jedenfalls soweit die Mitlauf- und Erzeugerausdrücke betroffen sind. Somit sind Modifizierungen für die Mitlauf- und Erzeuger-Signale nicht notwendig. Die durch die Zehner-Übertragsschaltungen 160 und 162 gegebene Modifizierung ist nur für die Addition notwendig.

Gemäß F i g. 1 werden die logischen Funktionen X ■ Kund X© Y, entsprechend den Eingängen r'ss Schaltkreises 110, aus den Erzeuger- und Mitlaufausgängen der 4-Bit-Addierglieder 130 bis 134 abgeleitet. Man sieht aus den Gleichungen für die Addierglieder, daß das Erzeugersignal C_n gleich ist X_n · Y_n für eine Addition. Somit ergeben die vierundzwanzig Ausgangsleitungen G₀ bis Ga die X ■ Y Funktion als eine Quelle, die durch den Schaltkreis 110 auf die Datenübertragungsleitung gekoppelt werden kann. In ähnlicher Weise ist nach der Gleichung für den Mitlaufausdruck P_n gleich S_n © Y_n, wie das aus den oben angegebenen Gleichungen für den Binär-Addiererabschnitt hervorgeht. Somit liefern die MitlauF-Ausgänge Po bis P23 die vierundzwanzig Bits für die X © Y Funktion für den Eingang des Schaltkreises 110.

Wie das in der vorstehend erwähnten Anmeldung näher beschrieben ist, wird der CYF-TeW des Steuerregisters 22 in Abhängigkeit von dem Ausgang CYL gesetzt, wobei der Ausgang CYD auf 0 oder auf 1 in Abhängigkeit von dem speziellen Mikrobefehl in dem M-Register30 eingestellt ist. Dieser Mikrobefehl wird von einer Übertraglogik 84 entschlüsselt, die den speziellen Mikrobefehl feststellt und bemerkt, welche der vier Bedingungen von dem Mikrobefehl bezeichnet ist; die Übertragslogik 84 setzt den CVF-Teil des Steuerregisters 22 dann entsprechend.

Bei einem Betrieb mit einem 8-Bit-Code, bei dem nur vier Bits binär kodierte Dezimaiwerte und die anderen vier Bits Zonenbits sind, wird der Eingang der Übertragslogik so abgeändert, daß eine 0 entsteht für jeden Erzeugerübertrag aus dem zugeordneten 4-Bit-Addierer, und eine 1 entsteht für jeden Mitlauf-Übertrag. Dies schiebt den Übertrag durch die Zonenbitstufen in den Addiererabschnitt von nächsthöherer Ordnung.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Arithmetisch-logische Einheit für einen Digitalprozessor für variable Wortlängen mit einer die arithmetisch-logische Einheit, einen Operandenspeicher und eine Steuereinrichtung miteinander verbindenden Steuerleitung und Datenübertragungsleitung, über die eine vorgegebene Anzahl Bits parallel übertragen werden kann, wobei die arithmetisch-logische Einheit zwei mit der Datenübertragungsleitung verbundene Operandenregister (14,16) zum parallelen Empfang und parallelen Speichern binärcodierter Operanden, einen mit den Operandenregistern (14,16) verbundenen binären Paralleladdierer (114), der ausgangsseitig die binärcodierte Summe des Inhalts der beiden Operandenregister abgibt, eine an den Ausgang des Paralleläddierers angeschlossene Übertragsbildungsschaltung (136, ..„ 162), die für jede Bitsteüe der vom Paralleladaierer (114) abgegebenen variablen Wortlängen ein binäres Übertragssignal erzeugt sowie ein Steuerregister (22) enthält, das eingangsseitig von einer mit der Steuerleitung verbundenen Übertraglogik (84) angesteuert wird und mit einer die Datenleitung selektiv auf eines der beiden Operandenregister (14,16) oder das Steuerregister (22) schaltenden Senkensteuerung (100) verbunden ist, und das ein erstes binäres Signal (CYF) an eine

Vergleichsschaltung (158) zur Bestimmung, ob der Operand des einen Operandenregisters (X-Register 14) kleiner oder gleich dem Operanden des anderen Registers (Y-Register 16) ist und ein zweites, die jeweilige Wortlänge angebendes binäres Signal (CPL) sowohl an eine an die parallelen Ausgangsleitungen des Paralieladdierers (114) gekoppelte Maskierschaltung (122) als auch an den Paralleladdierer (114) abgibt, dadurchgekennzeichnet, daß das Steuerregister (22) ein drittes binäres Signal (CU), das angibt, ob ein

binärer Code oder ein binärer Dezimalcode vorliegt, sowohl an den Paralleladdierer (114) als auch an einen

Binär/BGC-Code-Umsetzer (120) abgibt, der die binären Ausgangssignale des Paralleladdierers (114) in einen hinircodierten Dezimalcode umwandelt, daß Erzeuger-Übertragssignale (Ga, G₁, .., G_n) sowie Mitlauf-Übertragssignale (Po, Pu .., P_n) des Paralleladdierers (114) an eine Zehner-Übertragsschaltung (160, 162) zur Erzeugung eines dezimalen Übertragssignales für jede Vier-Bit-Gruppe der Ausgangssignale des

Paralleladdierers (114) abgegeben werden und daß in Abhängigkeit von dem vom Steuerregister (22) abgegebenen dritten binären Signal (CU) entweder das binäre Ausgangssignal des Paralleladdierers (114) oder das binärcodierte Dezimalcode-Ausgangssignal an einen mit dem Paralleladdierer (114), dem Binär/ BCD-Code-Umsetzer (120) sowie dem ersten und zweiten Operandenregistsr (14,16) verbundenen Schaltkreis (110) abgegeben werden, der mehrere an den Operanden des ersten und zweiten Operandenregisters

(14, 16) ausgeführte logische und arithmetische Funktionen als Ergebnis-Operanden bereithält und unter Steuerung eines Quellenregisters (108) an die Maskierschaltung (122) abgibt

2. Arithmetisch-logische Einheit nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragsbildungsschaltung (136... 162) mehrere Addierglieder (130,132,134) zur Aufnahme der X- und V-Operanden sowie von Übertragssignalen und zur Durchführung von Additionen oder Subtraktionen aufweist, wobei

die Addierglieder (130,132,134) den einzelnen Bitabschnitten für die einzelnen Stellen der variablen Wortlängen zugeteilt sind und ein b.aäres Ausgangssignal (5b, Si,.., S_n) für die Binärsumme der Operanden (X₁, Xi, .... X_ni; Y₁, Yi. ..„ Y₁₁) sowie der mitlaufenden Übertragssignale (Pn, Pi, ... P_n) und der erzeugten Übertragssignale (G₀, G₁,.., G_n) an die erste Stufe einer dreistufigen Vorschau-Über'tragslogik (136,"ί38, 140, 142, 144, 146) abgeben, wobei der niederwertigsten Einheit der ersten Stufe für das am wenigsten

signifikante Bit zusätzlich das CVF-Ausgangssignal des Steuerregisters (22) und den weitei-n Einheiten für die höherwertigeren signifikanten Bits ein Übertragssignal (Cz, C₁, Cn, Ci₅, Ci₉) zugeführt wird, das von einer Schaltungseinheit (142,144) der zweiten Stufe der Vorschau-Übertragslogik abgegeben wird und daß sich für die niederwertigste Einheit aus den vier Mitlauf-Überträgen (P₃, P₂, P\ und P₀), dem ersten binären Signal CYFdes Steuerregisters (22) und einem unvollständigen Übertragssignal /C₃ das Übertragssignal C₃ mit dem

höchsten Stellenwert wie folgt zusammensetzt