DE3434777A1

DE3434777A1 - Verfahren und vorrichtung zur vorzeichenerzeugung fuer einen uebertragsicherstellungsaddierer

Info

Publication number: DE3434777A1
Application number: DE19843434777
Authority: DE
Inventors: Hiroshi Hadano Murayama; Tomoyuki Kokubunji Ookawa
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1983-09-22
Filing date: 1984-09-21
Publication date: 1985-04-11
Also published as: JPS6068432A; US4644491A; JPH0228171B2; DE3434777C2

Description

Verfahren und Vorrichtung zur Vorzeichenerzeugung für einen ÜbertragsicherStellungsaddierer.

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur Vorzeichenerzeugung für einen übertragsicherstellungsaddierer, die in einem Multiplizierer, der Vielfache erzeugt und einen übertragsicherstellungsaddierer (engl.: carry save adder) verwendet, einsetzbar sind.

Herkömmliche Multiplizierer, die Vielfache erzeugen, verwenden einen übertragsicherstellungsaddierer, der Vielfache addiert. Mit dem Übertragsicherstellungsaddierer ist eine schnellere Addition in weniger Stufen als mit einem übertragVerteilungsaddierer möglich. Da jedoch ein Ausgangswert in eine Summe und einen Übertrag zerfällt, ist die Bitzahl der Summe und des Übertrags größer als die Bitzahl des aus der Bitzahl eines Multiplikators und eines Multiplikanden vorhergesagten Produkts. Für die Multiplikation von durch das Zweierkomplement dargestellten Daten ergibt sich die Bitzahl des Produkts durch η = 1 + m - 1 , wobei 1, m und η jeweils die Bitzahlen des Multiplikanden, des Multiplikators und des Produkts mit einem Bit, das dem Vorzeichen-Bit zugeteilt ist, darstellen. Das Gleichheitszeichen ist erfüllt, wenn sowohl Multiplikand, als auch Multiplikator negative Zahlen sind und ihre Absolutwerte maximal sind.

Als Beispiel betrachten wir eine Multiplikation 1 χ 3 =3. Da die Bitzahl des Multiplikanden 2, die Bitzahl des Multiplikators 3 und die Bitzahl des Vorzeichens 1 beträgt, wird die Bitzahl des Produkts als nicht größer als 4 vorhergesagt.

In Fig. 1 ist ein VerarbeitungsVorgang der oben als Beispiel angeführten Multiplikation dargestellt, die mittels eines übertragsicherstellungsaddierer· Baumgruppe durchgeführt wird, die zwei Stufen von ÜbertragsicherStellungsaddierern (CSA) 103 und 104 enthält. Die dem CSA 103 eingegebenen Daten weisen 6 Bitstellen auf einschließlich einem Vorzeichenerweiterungsbit. Die Vielfachen "000100" und "111111" , die 2² - 2° = 4 - 1 darstellen, werden durch ein Booth-Vielfachen-Generierungsverfahren erzeugt. Durch zwei Summen der CSA-Addition durch die CSA Baumgruppe 102 werden eine Summe von -13 und ein Übertrag von +16 erzeugt. Das Datenfeld erfordert deshalb fünf Bitstellen. Demgemäß benötigen die Summe und der übertrag jeweils sechs Bitstellen, um die Ergebnisse mit einem Vorzeichenbit darzustellen.

Das Endergebnis (+3) der obigen Multiplikation erhält man,indem die Summe und der übertrag einem Übertragverteilungsaddierer (englisch: carry propagate adder CPA) 105 gemäß Fig. 1 eingegeben werden.

Falls jedoch die folgende Operation ausgeführt werden soll, d.h. falls die Summe und der Übertrag in der nächsten CSA-Stufe addiert werden sollen, wird das eine größere Bitzahl für eine Summe und einen Übertrag als die Bitzahl, die aus der Bitzahl des Multiplikanden und des Mulitplikators, die zur Berechnung der Summe und des Übertrags dienen, vorhergesagt wurde/aufweisende. Datenfeld so wie es ist verteilt, das Vorzeichenfeld

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muß jedoch erweitert werden. Zur Erweiterung des Vorzeichenfelds sind viele Schaltkreise nötig, die eine unvermeidbare Signalverzögerung bedingen.

Es ist deshalb Aufgabe der Erfindung ein Verfahren und eine Vorrichtung für ein Vorzeichenerzeugungssystem für einen übertragsicherStellungsaddierer zu ermöglichen _r durch die die Bitzahl des Vorzeichenfeldes, das durch den Übertragsicherstellungsaddierer addiert werden soll, verringert werden kann.

Ein Vorzeichen wird aus der Gesamtsumme aus einer Summe und einem Übertrag bestimmt und die Bitzahl eines von einem Datenfeld übertragenen Übertrags ist höchstens ein Bit. Erfindungsgemäß wird eine Gesamtsumme aus den Datenfeldern der Summe und des Übertrags benachbarten Zweibitvvorzeichenfeldern zuvor berechnet. und das Zweibitvorzeichen mit einer Konstanten zur Erzeugung eines richtigen Vorzeichens verknüpft.

Die Erfindung wird im folgenden anhand der Zeichnung näher beschrieben. Es zeigen:

Fig. 1 ein Verarbeitungsbeispiel durch einen übertragsicherstellungsaddierer;

Fig. 2a bis 2c ein erfindungsgemäßes Prinzip eines Vorzeichenerzeugungssystems;

Fig. 3 eine Beziehung zwischen einem Vorzeichenfeld eines Volladdierers und einem modifizierten Übertragsvorzeichenfeld;

Fig. 4 ein Blockschaltbild eines gemäß einem

Ausführungsbeispiel der Erfindung ausgeführten Multiplizieren ;

Fig. 5 ein Detail einer Multiplizierschaltung

aus dem in Fig. 4 dargestellten Blockschaltbild;

Fig. 6 ein Verfahren zur Unterteilung eines Multiplikators;

Fig. 7 eine Übertragungsschaltung und eine periphere Schaltung von Fig. 4; und

Fig. 8 eine Abänderung der Schaltung in Fig. 7.

Das der Erfindung zugrundeliegende Prinzip wird anhand der Figuren 2a bis 2c dargestellt. Ein vier Bitstellen aufweisendes Vorzeichenfeld SA und ein aus drei Bitstellen bestehendes Datenfeld DA einer Summe sind durch

SA = sa3, sa2, sa1, saO
DA = dal, da2, da3

und ein Vorzeichenfeld SB und ein Datenfeld DB eines Übertrags sind durch

SB = sb3, sb2_r sb1, sbO
DB = db1, db2, db3

dargestellt, worin die Variablen sa3, dal, sb3 usw. jeweils ein Bit darstellen. Grenzen des Vorzeichenfeldes und des Datenfelds in der Summe und dem übertrag werden durch die zu verarbeitende Datenlänge bestimmt. In einem Volladdierer-

betrieb haben sie ein in Fig. 2a dargestelltes Verhältnis, worin S ein Vorzeichenfeld im Volladdierer ist. Jedes Bit im Vorzeichenfeld außerhalb eines Volladdierers muß denselben Wert wie jedes andere haben. D ist ein Datenfeld. Entsprechend läßt sich S und D wie folgt ausdrücken:

S = s, s, s, s und D =d1, d2, d3, ....

In Fig. 2b ist dargestellt, wie ein Paar sich gegenseitig auslöschender Daten -SA und +SA jeweils zum Summendatum

und Übertragsdatum addiert werden, um diese Daten zu modifizieren. Als Ergebnis ändert sich das Vorzeichenfeld der Summe und bildet eine Konstante, die lauter Nullen aufweist. Entsprechend braucht das Vorzeichen der Summe nicht und nur das Vorzeichen SC (= SA + SB) des Übertrags übertragen zu werden.

Die Entsprechung zwischen dem modifizierten Übertragsvorzeichen SC und dem Vorzeichen S im Volladdiererbetrieb

wird betrachtet. Da der im Vorzeichenfeld durch die Addition der Datenfelder DA und DB übertragene Übertrag (CAR) höchstens eine Bitstelle hat, gilt folgende Gleichung:

S = SC + CAR (1)

Der Wert von CAR ist natürlich entweder 1 oder 0.

Wie Fig. 3 zeigt wird ein Bereich von SC aus S und CAR unter einem von vieren gewählt. Die drei höchstwertigen Bitstellen von SC haben jeweils denselben Wert und sind entweder "111" oder "000" und

SC3 = SC2 = SC1.

Aus Fig. 3 und der Beziehung SC = SA + SB, ergibt sich SC als

SC = sei, sei, sei, scO (2)

worin scO = saO θ sbO

und sei = sa1 Θ sb1 θ (saO-sbO) sind, und © bezeichnet

die Exklusiv-ODER-Verknüpfung. Aus dem obigen folgt, daß

SC durch die zwei Bits sei und scO übertragen werden kann.

In Fig. 4 ist ein Blockschaltbild eines erfindungsgemäß aufgebauten Ausführungsbeispiels eines Multiplizierers dargestellt. Im einzelnen ist mit den Ziffern 1 ein Register,in das ein 64-Bit, ßtiltiplikand geladen wird, mit 2 ein Register,in das ein 64-Bit Multiplikator ■ geladen wird, mit 3 eine Multiplizierschaltung, die die 64 Bit des Multiplikanden und eine Ziffer (16 Bits) des Multiplikators multipliziert_f mit 4 ein Register, in das eine Summe in der Ziffer geladen wird, mit 5 ein Register, in das ein Übertrag in der Ziffer geladen wird, mit 6 eine übertragungsschaltung, die die Summe und den Übertrag in der Ziffer zur nächsten Ziffer überträgt, mit 7 und 8 ein Übertragsicherstellungsaddierer, der die Ausgänge der übertragungsschaltung 6 zu den Ausgängen der nächsten Ziffernmultiplizierschaltung 3 addiert, mit 9 ein Übertragverteilung saddierer und mit 10 ein Register,in das das Endprodukt geladen wird, bezeichnet.

In Fig. 5 ist eine Einzelheit der Multiplizierschaltung der Fig. 4 dargestellt. Der 64-Bitmultiplizierer ist in 32 3-Bitgruppen, wie dies Fig. 6 zeigt, eingeteilt, von denen acht jeder Multiplizierschaltung 3 anliegen. Ziffer 31 bezeichnet eine Vielfachenerzeugungsschaltung, die eine der drei Bitgruppen und den 64-Bit Multiplikanden empfängt und ein Vielfaches des Multiplikanden erzeugt. Ziffer 32 bezeichnet einen. Übertragsicherstellungsaddierer, der die Ausgänge der Vielfachenerzeugungsschaltung 31 verknüpftund eine Summe und einen Übertrag für eine Ziffer des Multiplikators erzeugt.

Fig. 6 zeigt ein Verfahren zur Einteilung des 64-Bitmultiplikators in die 32 Gruppen. Jede Gruppe besteht aus drei Bits, wobei ein Bit jeder Gruppe mit einem Bit der benachbarten Gruppe dupliziert ist. Eine Konstante "O!¹ wird der letzten Gruppe hinzugefügt.

Die vorliegende Erfindung wird angewendet, wenn die Summe und der übertrag vom übertragsicherstellungsaddierer im folgenden Ziffern-übertragsicherstellungsaddierer summiert werden sollen. In Fig. 4 ist die vorliegende Erfindung in der übertragungsschaltung 6 angewendet.

Fig. 7 zeigt eine Einzelheit der übertragungsschaltung 6 und eine periphere Schaltung. Die übertragungsschaltung 6 enthält einen Volladdierer 61 und Register 62 und 63.

Aus der Summe im Register 4 und dem übertrag in Register 5, die von der Multiplizierschaltung 3 erzeugt werden, wird das Datenfeld (dal, da2, da3) 71 der Summe verschoben und zur oberen Ziffer transferiert, mit einem positiven Vorzeichenfeld (lauter Nullen) 72 verknüpft und in ein Register 62 geladen. Der Inhalt des Registers 62 wird mit einer Summe 81 und einem Übertrag 82 der oberen Ziffer im CSA 7 addiert, so daß der CSA 7 eine Summe 83 und einen übertrag 84 erzeugt. Ein Zweibit-Vorzeichenfeld 73 (sa1, saO) neben dem Datenfeld 71 der niedrigeren Ziffer und ein Vorzeichenfeld 74 (sb1, sbO) eines Übertrags der niedrigeren Ziffer werden mittels eines Zweibit-Volladdierers 61 aus Exklusiv-ODER-Gliedern 91, 92 und 93 und einem UND-Glied 94 summiert, der Zweibit-Vorzeichen 75, 76 (sei, scO) erzeugt. Die Vorzeichen 75 und 76 werden verschoben und zur höherwertigen Ziffer zusammen mit einem Datenfeld 77 (db1, db2, db3) des in der niederwertigen Ziffer berechneten Übertrags transferiert,und das Vorzeichen 75 (sei) zu "sei, sei , sei" erweitert und dann in ein Register 63 geladen. Der

Inhalt des Registers 63 und die Summe 83 und der durch den CSA 7 berechnete übertrag 84 werden dem CSA 8 zugeführt, der eine neue Summe und einen neuen übertrag erzeugt.

In einer nicht dargestellten geänderten Ausführungsform können die Vorzeichen 75 und 76 jeweils zu den vier höchstwertigen Bitstellen des Registers 62 übertragen werden und gleichzeitig kann das positive Vorzeichenfeld zu den vier höchstwertigen Bitstellen des Registers 63 übertragen werden.

Fig. 8 zeigt eine weitere veränderte Ausführung der übertragungsschaltung. Die gleichen Elemente wie in Fig. 7 werden durch die gleichen Bezugsziffern gekennzeichnet. Ein Unterschied im Aufbau gegenüber Fig. 7 besteht darin, daß eine Konstante "1110" 78 als das Vorzeichenfeld der Summe verwendet wird und daß ein Vorzeichen sei 79, das durch ein Invertierglied 96, das mit dem Exklusiv-ODER-Glied EOR 93 verbunden ist, erhalten wird, ein Vorzeichen scO 76 und Konstanten "0" 90, d.h. "0, 0, IcT, scO" als Vorzeichenfeld des Übertrags verwendet werden. Die Gültigkeit dieser Transformation ist darin begründet, daß "111" zu se1 addiert wird, woraus sich"sc1, sei, sei" ergibt. Auf diese Weise braucht die Erweiterung des Vorzeichens se1 zu "sei, se1, se1" wie in Fig. 7 nicht durchgeführt werden. Somit braucht man die Veränderung des erhöhten Ausgangslastfaktors des Exklusiv-ODER-Glieds EOR 93 nicht betrachten und man erreicht eine schnellere Verarbeitung.

Bislang wurde ein Multiplizierer beschrieben. Es ist jedoch selbstverständlich, daß die vorliegende Erfindung nicht auf den Multiplizierer beschränkt ist, sondern in jeder Schaltung, die ÜbertragsicherStellungsaddierer verwendet, einsetzbar ist. Obwohl in der obigen Beschreibung ein Vierbit-Vorzeichenfeld und ein Dreibit-Datenfeld beispielhaft verwendet wurden, ist die vorliegende Erfindung auch auf Vorzeichen-und Datenfelder mit anderer Bitzahl anwendbar,

Wie die obige Beschreibung ausführt, wird erfindungsgemäß, wenn die Summe und der übertrag, die vom übertragsicherstellungsaddierer erzeugt wurden, im nächsten Ziffernübertragsicherstellüngsaddierer addiert werden sollen, das Vorzeichen durch die Zweibitsätze neben den Datenfeldern der Summe und des Übertrags erzeugt. Die sich daraus ergebenden Vorteile bestehen in der Verringerung der Länge des zu berechnenden Vorzeichenfeldes und der allgemeineren Verwendbarkeit der Schaltung, da kein von der Bauxnstruktur der übertragsicherstellungsaddierer abhängiger Korrekturwert enthalten ist.

- Leerseite

Claims

BEETZ & PARTNER Steinsdorfstr. 10 · D-8000 München 22 Telefon (089) 227201 - 227244 - 295910 Telex 5 22 048 - Telegramm Allpat® München 81-36.724P -Patentanwälte European Patent Attorneys λ / q / η η η Dipl.-lng. R. BEETZ sen. Dr.-lng. R. BEETZ jun. Dr.-lng. W. TIMPE Dipl.-lng. J. SIEGFRIED Priv.-Doz. Dipl.-Chem. Dr. rer. nat. W. SCHMITT-FUMIAN Dipl.-lng. K. LAMPRECHT 11981 21. September 1984

1. HITACHI, LTD.

6, Kanda Surugadai 4-chome, Chiyoda-ku, Tokyo, Japan

2. Hitachi Microcomputer Engineering Ltd., 1479, Josuihoncho, Kodaira-shi, Tokyo, Japan

Ansprüche

1. Verfahren zur Erzeugung eines Vorzeichens für einen übertragsicherstellungsaddierer (7, 8) in einer Schaltung, die eine Summe und einen Übertrag, die von einem Übertragsicherstellungsaddierer (7) erzeugt wurden,in einer folgenden Übertragsicherstellungsaddierer-Stufe (8)

addiert,

gekennzeichnet durch

folgende Schritte:

a) Berechnung einer Gesamtsumme aus Datenfeldern (dal - da3; db1 - db3.) der Summe (4) und des Übertrags (5) jeweils benachbarten Zweibit-Vorzeichenfeldern (sa1, saO; sb1, sbO) und

b) Verknüpfung des sich ergebenden Zweibit-Vorzeichens mit einer Konstanten um ein genaues Vorzeichen zu erzeugen.

2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,

daß das Vorzeichenfeld entweder der Summe oder des Übertrags eine Konstante mit lauter Nullen ist,und daß das Vorzeichenfeld der anderen Größe eine der zwei Bitstellen des sich ergebenden Zweibit-Vorzeichens als ein Bit und ein erweitertes Bit als das andere Bit verwendet.

3. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß

das Vorzeichenfeld entweder der Summe oder des Übertrags eine Konstante "1110" verwendet, und daß das Vorzeichenfeld der anderen Größe eine Verknüpfung eines Zweibit-Vorzeichens, das durch Invertieren eines der zwei Bitstellen des sich ergebenden Zweibit-Vorzeichens erhalten ist, mit einer Konstanten "00",verwendet.

4. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1 in einer Rechenvorrichtung mit

mehreren übertragsicherStellungsaddierern (7, 8), die aufeinanderfolgend verbunden sind, um jeweils einen Zwischenübertrag und eine Zwischensumme nacheinanderfolgenden übertragsicherstellungsaddierern zuzuführen,

gekennzeichnet durch

eine Einrichtung (91 - 94) , die eine Summe aus den niedrigstwertigen zwei Vorzeichenbit jeweils des Übertrags und der Summe berechnet,

eine Einrichtung (78), die eine Konstante als ein Vorzeichenfeld entweder des Zwischenübertrags oder der Zwischensumme erzeugt,und

eine Einrichtung (75, 76), die das mit einer Konstanten modifizierte Zweibit-Vorzeichen den folgenden

übertragsicherstellungsaddierern als Vorzeichenfeld der anderen Größe jeweils des Zwischenübertrags oder der Zwischensumme zuführt.

5. Vorrichtung nach Anspruch 4, . dadurch gekennzeichnet,

daß die folgenden Übertragsicherstellungsaddierer zwei in Reihe geschaltete Übertragsicherstellungsaddierer (7, 8) umfassen, die die Ziffernberechung ausführen,und daß die Ausgänge zweier jeweils eine Konstante erzeugender Einrichtungen den zwei übertragsicherstellungsaddierern zugeführt werden.