DE19846828B4

DE19846828B4 - Kombinierter Binär-/Dezimal-Addierer

Info

Publication number: DE19846828B4
Application number: DE19846828A
Authority: DE
Inventors: Wilhelm Dr. Haller; Ulrich Krauch; Thomas Ludwig; Holger Wetter
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1997-11-07
Filing date: 1998-10-10
Publication date: 2005-04-21
Anticipated expiration: 2018-10-11
Also published as: US5928319A; DE19846828A1

Abstract

Kombinierte Binär-/Dezimal-Addierereinheit (10), umfassend eine Summenlogik zum Erzeugen einer binären Rohsumme jeder Dezimalstelle einer Vielzahl von Operanden, eine Stellen-Übertragslogik (34) zum Erzeugen von binären Übertragssignalen innerhalb der Dezimalziffern sowie von Übertragsausgangssignalen der Dezimalziffern und eine Korrekturlogik für eine Sechskorrektur dezimaler Summenziffern, deren Werte innerhalb eines ungültigen Bereiches liegen, gekennzeichnet durch:
(a) eine erste Korrekturlogik (26), die einen Korrekturwert von plus sechs zu jeder Dezimalziffer eines ersten Operanden der Operanden addiert;
(b) eine zweite Korrekturlogik (24), die einen Korrekturwert von minus sechs zu jeder Dezimalziffer eines zweiten Operanden der Operanden addiert;
(c) eine Vorsummenlogik (36, 38) die das Ausgangssignal der ersten Korrekturlogik (24) sowie den ersten Operanden der Operanden in einem unkorrigierten Zustand und das Ausgangssignal der zweiten Korrekturlogik (24) sowie den zweiten Operanden der Operanden in einem unkorrigierten Zustand empfängt, und die in jeder Dezimalstelle einen ersten Satz von Summen der korrigierten und unkorrigierten Operanden bei einem...

Description

Gebiet der Erfindung
Die Erfindung betrifft eine kombinierte Binär-/Dezimal-Addiereinheit zur Verwendung in Computersystemen, um schnelle binäre und dezimale Additionen und Subtraktionen mit Operanden auszuführen, die eine Vielzahl binärer und dezimaler Stellen enthalten.

Hintergrund der Erfindung

Additionen und Subtraktionen vielstelliger dezimaler Operanden werden in den folgenden Publikationen offenbart: Hill und Patterson, "Digital Logic and Microprocessors", veröffentlicht von Wiley & Sons, New York 1984, Seiten 113 bis 123; Omond, "Computer Arithmetik Systems, Algorithms, Architecture and Implementation", veröffentlicht von Prentice Hall, Englewood Cliffs, USA, 1994, Seiten 447 bis 456; und Stein und Munro, "Introduction to Machine Arithmetic", Addison-Wesley Publishing Company Inc., New York, 1971, Seiten 96 bis 100. Solche Operationen werden von binären Additions- oder Subtraktionsgruppen mit jeweils vier binären Stellen ausgeführt, von denen jede eine Dezimalstelle des Operanden darstellt. Da jede dieser aus vier Binärstellen bestehenden Gruppen die Dezimalziffern 0 bis 9 sowie sechs ungültige Werte A, B, C, D, E und F darstellt, sind Korrekturoperationen erforderlich, um einen Übertrag sicherzustellen, wenn X'9' überschritten wird, und um zu verhindern, daß das Ergebnis einer dezimalen Addition oder Subtraktion Dezimalstellen enthält, die ungültige Werte aufweisen. Bei schnellen Dezimaladdierern werden solche Korrekturoperationen in zwei Operationszyklen ausgeführt.

Im ersten Zyklus wird im Falle einer Addition ein Korrekturwert von sechs zu jeder Dezimalstelle eines der Operanden addiert. Im zweiten Operationszyklus werden die Rohsummen, die während des ersten Zyklus erzeugt worden sind, wieder neu korrigiert, wenn das Ergebnis der Übertragsverarbeitung anzeigt, daß eine Korrektur auf einer Dezimalstelle nicht erforderlich war. Zu diesem Zweck wird auf jeder Dezimalstelle ein Übertragsausgangssignal von eins verwendet, um die Subtraktion der sechs von der Rohsumme der entsprechenden Dezimalstellen zu steuern. Im Fall einer Subtraktion wird im zweiten Zyklus für jede Dezimalstelle eine Korrektur mit minus sechs vorgenommen, wenn auf dieser Position kein Übertragseingangssignal auftritt.

Somit benötigt die bekannte Art und Weise der Ausführung dezimaler Additionen und Subtraktionen auf jeder Dezimalstelle drei Operationen innerhalb einer Folge: erstens, eine +6-Operation zu jeder Dezimalstelle, wenn eine Addition durchgeführt wird; zweitens, eine binäre Addition der beiden Operanden; und drittens, eine bedingte und auf jede Dezimalstelle bezogene –6-Operation unabhängig davon, ob eine Addition oder Subtraktion ausgeführt wird. Dieser Lösungsansatz erfordert eine Durchlaufverzögerung von 15 logischen Gatterebenen.

Der zeitkritische Pfad dieser Operationen befindet sich auf der höchsten Dezimalstelle, für die das Übertragseingangssignal am Ende der Operationen der Übertragsverarbeitung erzeugt wird. Somit erfordern die Neukorrekturen der Summe und der Differenzen durch die –6-Operation eine zusätzliche Operationsverzögerung, welche die Zyklusfrequenz der Prozessoreinheit, in welcher die dezimalen Additionen und Subtraktionen ausgeführt werden müssen, begrenzt.

In der internationalen Patentanmeldung WO 86/04699, FLORA, L.P., „FAST BCD/BINARY ADDER", ist ein schneller Dezimal- /Binär-Addierer beschrieben. Im Falle der Dezimal-Addition wird immer auf einen der beiden Eingabe-Operanden ein passender Korrekturwert addiert, und ein geeigneter Korrekturwert wird vom Ergebnis abgezogen, wo notwendig. Durch ein verschmelzen der binären Addierlogik mit der Korrekturlogik wird eine hohe Ausführungsgeschwindigkeit erreicht.

In der internationalen Patentanmeldung WO 90/02994, FISCHER et. al., „SCHALTUNGSANORDNUNG ZUR ADDITION ODER SUBTRAKTION VON IM BCD-CODE ODER DUAL-CODE CODIERTEN OPERANDEN", wird eine Schaltungsanordnung beschrieben, mit welcher Operanden sowohl im Dual-Code als auch im BCD-Code addiert und subtrahiert werden können. Im Falle von Operanden im BCD-Code werden die Operanden dem Dual-Addierer über zwei Eingangsstufen zugeführt. Der erste Operand wird bei negativem Vorzeichen invertiert. Auf den zweiten Operanden wird im Falle, dass beide Operanden positiv oder beide Operanden negativ sind, 6 addiert, und im Falle, dass beide Operanden negativ sind, wird dieser wert noch invertiert.

Zusammenfassung der Erfindung

Es ist eine Aufgabe der Erfindung, die Ausführungszeit dezimaler Additionen und Subtraktionen in einer kombinierten Binär- /Dezimal-Addierereinheit zu verringern. Eine weitere Aufgabe besteht darin, eine erhöhte Zyklusfrequenz der Prozessoreinheit zu gestatten, in welcher die kombinierte Binär-/Dezimal-Addierereinheit verwendet wird. Die Erfindung wird in den Ansprüchen definiert.

Bei der Erfindung werden u.a. für jede Dezimalstelle parallel zur Erzeugung und Verteilung der Übertragssignale über die gesamten Dezimalstellen der Addierereinheit Vorsummen erzeugt. Die Vorsummen nehmen das Auftreten des Übertragseingangssignals der Dezimalstellen und die Notwendigkeit der Ausführung der Sechskorrekturen nach der Erzeugung des Übertragssignale für die Höchstwerte Dezimalstelle vorweg. Die Übertragsausgangssignale der Dezimalstellen werden in Kombination mit Operationssteuersignalen zur Auswahl der korrekten Vorsummen als Ergebnis der Addition oder Subtraktion verwendet.

Kurze Beschreibung der Zeichnungen
Im folgenden wird eine bevorzugte Ausführungsform einer kombinierten Binär-/Dezimal-Addierereinheit gemäß der Erfindung unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, worin:
1 ein schematisches Blockschaltbild der Dezimalstellen einer kombinierten Binär-/Dezimal-Addierereinheit zeigt;
2 ein Blockschaltbild der niedrigstwertigen Dezimalstelle einer kombinierten Binär-/Dezimal-Addierer einheit gemäß der Erfindung zeigt;
3 ein Blockschaltbild einer zweitniedrigstwertigen Dezimalstelle der Binär-/Dezimal-Addierereinheit gemäß 2 zeigt;
4 ein Blockschaltbild eines Operationsdecoders zeigt, wie er in der Einheit von 2 und 3 verwendet wird; und worin
5 ein Blockschaltbild einer Vorsummenlogik zeigt, wie sie in der Einheit von 2 und 3 verwendet wird.
Detaillierte Beschreibung einer bevorzugten Ausführungsform der Erfindung
Eine kombinierte Binär-/Dezimal-Addierereinheit 10, wie sie in 1 dargestellt ist, enthält 16 Dezimalstellen D0 bis D15, von denen jede eine Dezimalziffer der Operanden A, B als Eingangssignal empfängt und eine Dezimalstelle des Ergebnisses SUM erzeugt. Die Einheit 10 umfaßt 64 Bitpositionen, welche in 8 Bytes unterteilt sind. Jedes Byte wird durch zwei Dezimalziffern dargestellt, die aus 4 Bits bestehen. Die Ziffernposition D15 stellt die niedrigstwertige Dezimalstelle dar, und die Ziffernposition D0 stellt die höchstwertige Dezimalstelle dar. Jede Dezimalstelle empfängt ein Übertragseingangssignal DCy-in von der nächstniedrigeren Dezimalstelle und liefert ein Übertragsausgangssignal DCy-out an die nächsthöhere Dezimalstelle. Die niedrigstwertige Dezimalstelle empfängt ein Anfangsübertragssignal Anfang CY-in, welches 'eins' ist, wenn eine Subtraktion ausgeführt werden soll. Bei binären Operationen werden die Dezimalstellengruppen und die Bytegrenzen ignoriert, und die 64 Bits der Einheit stellen 64 binäre Bitpositionen dar.
Eine Realisierung von zwei Dezimalstellen D15 und D14 wird in den 2 und 3 dargestellt. 2 zeigt die niedrigstwertige Dezimalstelle, welche die niedrigstwertigen Dezimalziffern der beiden Operanden A und B empfängt, die die Bits 60 bis 63 enthalten, und welche desweiteren ein Anfangs-Übertragseingangssignal DCy-in empfängt.
Die Addition/Subtraktion beruht auf den folgend üblichen Regeln:
Dezimaladdition/-Subtraktion: Ai + Bi = Ai + 6 + Bi wenn DCy = 1 Ai + Bi = (Ai + 6 + Bi) – 6 wenn DCy = 0 Ai – Bi = Ai – Bi wenn DCy = 1 Ai – Bi = (Ai – Bi) – 6 wenn DCy = 0Binäraddition/-Subtraktion: Ai + Bi = Ai + Bi Ai – Bi = Ai – Biwobei i die Ziffernpositionen (0 bis 15) kennzeichnet. Der längste Pfad durch die Logik wird für Dezimaladditionen/-Subtraktionen erforderlich und enthält die folgenden Schritte:

– zu jeder Dezimalstelle eines Operanden wird +6 addiert,
– die Operanden Ai, Bi werden addiert/subtrahiert, wobei die Übertragsverarbeitung am zeitkritischsten ist,
– in Abhängigkeit vom Übertragsausgangssignal jeder Dezimalstelle wird das Ergebnis dezimalstellenweise um –6 verringert.

Gemäß der beschriebenen Ausführungsform der Erfindung werden die Regeln für die dezimale Addition/Subtraktion wie folgt modifiziert, während die Regeln für die binäre Addition/Subtraktion die oben dargestellte Form beibehalten.
Dezimaladdition/-Subtraktion: Ai + Bi = Ai + 6 + Bi wenn DCy out = 1 Ai + Bi = Ai + Bi wenn DCy out = 0 Ai – Bi = Ai – Bi wenn DCy out = 1 Ai – Bi = Ai – 6 – Bi wenn DCy out = 0wobei diese Summen und Differenzen während der Verarbeitung der Übertragssignale der einzelnen Stellen als Vorsummen und Vordifferenzen parallel erzeugt werden und wobei für jede Dezimalstelle das erzeugte Dezimalstellen-Übertragssignal DCy-out verwendet wird, um eine der Vorsummen oder Vordifferenzen als korrekte Summe oder Differenz auszuwählen.
In der 2 entsprechenden Ausführungsform werden die Bits 60 bis 63 der niedrigstwertigen Dezimalstelle des Operanden A in einer Gruppe Zwischenspeicher 20 gespeichert, und die entsprechenden Bits 60 bis 63 des Operanden B werden in einer Gruppe Zwischenspeicher 22 gespeichert, wobei jede der Zwischenspeichergruppen einen wahren und einen invertierten Ausgang umfassen. Mit den Ausgängen der Zwischenspeicher 20 ist eine Minus-sechs-Logik 24 verbunden, um das –6-Dekrement einer Dezimalstelle des Operanden A zu bilden. Genauso ist eine Plus-sechs-Logik 26 mit beiden Ausgängen der Zwischenspeicher 22 verbunden, um das +6-Inkrement der Dezimalstellen des Operanden B zu bilden. Alternativ kann die Zuordnung der Minussechs-Logik zum Operanden Bi und die Zuordnung der Plus-sechs-Logik zum Operanden Ai erfolgen. Die Logikschaltungen 24, 26 führen die sechs Dekrementier- und Inkrementieroperationen auf konventionelle Weise durch logische Operationen gemäß den folgenden Gleichungen aus:
+6-Logik:
Dezimalstelle PLUS 6 BIT (3) = (3)
Dezimalstelle PLUS 6 BIT (2) = (2)'
Dezimalstelle PLUS 6 BIT (1) = ((1) Antivalenz (2))'
Dezimalstelle PLUS 6 BIT (0) = (0)'·(1)+(0)'·(2)+(0)·(1)·(2)
–6-Logik:
Dezimalstelle MINUS 6 BIT (3) = (3)
Dezimalstelle MINUS 6 BIT (2) = (2)'
Dezimalstelle MINUS 6 BIT (1) = (1) Antivalenz (2)
Dezimalstelle MINUS 6 BIT (0) = (0)'·(1)'+ (0)'·(2)'+ (0)·(1)·(2)
worin' das Komplement eines Bits oder Terms kennzeichnet.
Die Ausgänge der Zwischenspeicher 22 sind ebenfalls mit einem Multiplexer M1 verbunden, der aus zwei UND-Schaltungen 28, 29 gefolgt von einer ODER-Schaltung 30 besteht. Die UND-Schaltung 28 empfängt ein Steuersignal ANY_SUB zusammen mit den komplementären Ausgangssignalen der Zwischenspeicher 22, und die UND-Schaltung 29 empfängt ein Steuersignal ANY_ADD zusammen mit den wahren Ausgangssignalen der Zwischenspeicher 22. Die Steuersignale ANY_SUB und ANY_ADD werden von einem Operationsdecoder 32 erzeugt, welcher mit ein Befehlsregister 33 wie in 4 dargestellt verbunden ist. Der Operationsdecoder liefert zu einem bestimmten Zeitpunkt entweder die Steuersignale ANY_ADD oder ANY-SUB, jedoch niemals beide gleichzeitig. Der Multiplexer M1 besitzt vier Ausgangsleitungen, die den Bits 60 bis 63 zugeordnet sind, um gemäß einer Auswahl den wahren Operanden B im Fall einer Addition oder den komplementären Operanden B im Fall einer Subtraktion durchzuschalten.
Die Ausgangsleitungen der Sechsfach-Inkrementierlogik 26 und des Multiplexers M1 sind über einen Vier-Wege-Multiplexer M2, dessen Steuereingänge mit dem Steuersignalausgang DEC_ADD des Operationsdecoders 32 verbunden sind, an eine Dezimalstellen-Übertragslogik 34 angeschlossen. Im Fall einer dezimalen Addition, was durch ein Steuersignal DEC_ADD angezeigt wird, wird der inkrementierte Operand B auf die Dezimalstellen-Übertragslogik 34 geschaltet, während die Abwesenheit des Signals DEC_ADD, wie es durch das Vorhandensein des Inverters 35 dargestellt ist, eine Übertragung des wahren oder komplementären Operanden B vom Ausgang des Multiplexers M1 auf die Dezimalstellen-Übertragslogik 34 bewirkt. Die Dezimalstellen-Übertragslogik 34 empfängt desweiteren von den Zwischenspeichern 20 die wahren Bits 60 bis 63 des Operanden A. Ein weiteres Eingangssignal der Dezimalstellen-Übertragslogik 34 ist das Anfangs-Übertragseingangssignal INIT_CARRY_in.
Die Dezimalstellen-Übertragslogik 34 erzeugt ein DCy_out Signal der Dezimalstelle D15 für die Bitposition 59 der Dezimalstelle D14. Die Dezimalstellen-Übertragslogik 34 arbeitet gemäß dem konventionellen Parallelübertragskonzept, indem Generierungsfunktionen Gi und Weitergabefunktionen Pi der Operandenbits verwendet werden, wobei die Generierungsfunktion durch die UND-Verknüpfung der Operandenbits und die Weitergabefunktion durch die ODER-Verknüpfung der Operandenbits gebildet werden:
Generierungsfunktion: Gi = Ai·Bi
Weitergabefunktion: Pi = Ai + Bi.
Die logischen Operationen, die von der Dezimalstellen-Übertragslogik 34 der niedrigstwertigen Dezimalstelle ausgeführt werden, sind folgende: DCy_out = G0 + G1·P0 + G2·P0·P1 + G3·P0·P1·P2 +P0·P1·P2·P3·Cy_inwobei Cy_in der Übertrag in die niedrigstwertige Dezimalstelle ist, auch als Einheiten-Übertragseingangssignal oder Anfangs-Übertragssignal INIT_CARRY_in bezeichnet, und verwendet wird, um zur Ausführung von Subtraktionen das 2er-Komplement zu erzeugen.
Die Ausgangsleitungen der Schaltungen 20, 24, 26 und M1 sind desweiteren entweder direkt oder über die Multiplexer M3 und M4 mit einer Vorsummenlogik verbunden, die aus den Vorsummen-Logikschaltungen 36 und 38 besteht. Die Vorsummen-Logikschaltung 36 erzeugt aus den Operandenbits unter der Annahme, daß das Übertragseingangssignal in diese Dezimalstelle null ist (DCy_in = 0), die vorläufigen Ergebnisse A + B und A – B sowie desweiteren die vorläufigen Ergebnisse Ai + Bi und Ai – Bi unter der Voraussetzung, daß das Übertragseingangssignal in diese Dezimalstelle eins ist (DCy_in = 1). Genauso erzeugt die Vorsummen-Logikschaltung 38 aus den Operandenbits derselben Dezimalstelle die vorläufigen Ergebnisse Ai + Bi + 6 und Ai – 6 – Bi unter der Voraussetzung, daß das Übertragseingangssignal in diese Dezimalstelle null ist (DCy_in = 0), sowie die vorläufigen Ergebnisse Ai + Bi + 6 und Ai – 6 – Bi unter der Voraussetzung, daß das Übertragseingangssignal in diese Dezimalstelle eins ist (DCy_in = 1).
Zu diesem Zweck empfängt die Vorsummen-Logikschaltung 36 von den Zwischenspeichern 20 die Bits des wahren Operanden A und vom Multiplexer M1 die wahren oder komplementären Bits des Operanden B. Die Vorsummen-Logikschaltung 38 empfängt vom Mul tiplexer M1 über den Vier-Wege-Multiplexer M3 die komplementären Bits des Operanden B, wenn der Operationsdecoder 32 ein Signal DEC_SUB liefert, und wenn der Operationsdecoder 32 ein Signal DEC_ADD liefert, empfängt sie von der Plus-sechs-Logik 26 über den Multiplexer M3 den inkrementierten Operanden B. Die Vorsummen-Logikschaltung 38 empfängt desweiteren über den Vier-Wege-Multiplexer M4 die Bits des wahren Operanden A, wenn der Operationsdecoder 32 ein Signal DEC_ADD liefert, und wenn der Operationsdecoder 32 ein Signal DEC_SUB liefert, empfängt sie von der Minus-sechs-Logik 24 den dekrementierten Operanden B.
5 zeigt eine Realisierung der Vorsummen-Logikschaltungen 36, 38 von 2, wobei, da die beiden Schaltungen identisch sind, nur eine der Vorsummen-Logikschaltungen 36, 38 dargestellt ist. Über 4-Draht-Eingangsleitungen 40, 41 empfangen die Vorsummen-Logikschaltungen 36 oder 38 die Operanden A und B in der oben beschriebenen Weise, d.h. die Bits der wahren, komplementären, inkrementierten oder dekrementierten Operanden. Aus diesen Eingangssignalen erzeugt eine Bitfunktionsschaltung 42 mittels UND-Schaltungen 43 die Generierungsfunktionen Gi und mittels ODER-Schaltungen 44 die Weitergabefunktionen Pi. Beide Sätze Bitfunktionen werden für die Übertragslogikschaltungen 45 und 46 und die Rohsummenlogik 48 bereitgestellt. Die Übertragslogikschaltung 45 führt die Übertragssignalverarbeitung innerhalb der dargestellten Dezimalstelle unter der Voraussetzung aus, daß das Signal DCy_in null ist, wobei unter Verwendung der Generierungs- und Weitergabefunktionen Gi und Pi, wie sie von der Schaltung 42 bereitgestellt werden, die folgenden Operationen ausgeführt werden:
Cy3 = 0
Cy2 = G3
Cy1 = G2 + G3·P2
Cy0 = G1 + G2·P1 + G3·P1·P2
Dementsprechend führt die Übertragslogikschaltung 46 die Übertragssignalverarbeitung unter der Voraussetzung, daß das Signal DCy_in eins ist, durch Umsetzen der folgenden Operationen aus:
Cy3 = 1
Cy2 = P3
Cy1 = G2 + P2·P3
Cy0 = G1 + G2·P1 + P1·P2·P3
Die Rohsummenlogik 48 führt die Antivalenzverknüpfung der Operanden A und B, die auf den Leitungen 40, 41 empfangen werden, mittels Inverterschaltungen 49 und UND-Schaltungen 50 aus, um die Generierungsfunktionen Gi zu invertieren und eine UND-Verknüpfung der Pi-Funktionen und der invertierten Gi-Funktionen folgendermaßen zu bilden: Ai xor Bi = Ai·Bi' + Ai'·Bi = (Ai·Bi)'·(Ai + Bi) = Gi'·Piworin i die Bits der Dezimalstelle und ' das Komplement des entsprechenden Terms kennzeichnet.
Zwei Antivalenzschaltungen 51, 52 verknüpfen die Ausgangssignale der Übertragslogikschaltungen 45, 46 und die Ausgangssignale der Rohsummenlogik 48, um SUM0 und SUM1 der Ziffernstelle zu erzeugen, wobei SUM0 auf der Voraussetzung beruht, daß das Signal DCy_in null ist, und SUM1 beruht auf der Voraussetzung, daß das Signal DCy_in eins ist.
Wie in 2 dargestellt sind die Vorsummen-Logikschaltungen 36 und 38 parallel zueinander und parallel zu der Dezimalstellen-Übertragslogik 34 angeordnet. Somit arbeiten diese drei Schaltungen bei der Erzeugung des Dezimalstellenübertrags und der Vorsummen Ai + Bi oder Ai – Bi mit und ohne Übertragseingangssignal und der Vorsummen Ai + Bi + 6 oder Ai – 6 – Bi mit und ohne Übertragseingangssignal gleichzeitig. Während der entsprechenden Operationen innerhalb der Dezimalstellen der Einheit 10 ist der Gesamtzeitbedarf der Dezimalstellen-Übertragslogikschaltungen aller 16 Dezimalstellen der kritische Faktor bezüglich der Arbeitsgeschwindigkeit der Einheit 10. Das Übertragsaungangssignal einer Dezimalstelle wird, sobald es verfügbar ist, verwendet, um eine der Vorsummen als die richtige Summe der nächsthöheren Dezimalstelle auszuwählen. In der niedrigstwertigen Dezimalstelle hängt diese Auswahl von dem Anfangs-Übertragseingangssignal INIT_CARRY in ab. Die Auswahl der Vorsumme wird mittels der Multiplexer M5 bis M8 ausgeführt. Eine UND-Schaltung 54 des Multiplexers M5 empfängt von der Vorsummen-Logikschaltung 36 die Bits der Vorsummen Ai + Bi oder Ai – Bi, die unter der Voraussetzung erzeugt worden sind, daß das Signal DCy_in null ist, und eine UND-Schaltung 56 empfängt von der Vorsummen-Logikschaltung 36 die Bits der Vorsummen Ai + Bi oder Ai – Bi, die unter der Voraussetzung erzeugt worden sind, daß das Signal DCy_in eins ist. Das Anfangs-Übertragseingangssignal INIT_CARRY in auf Leitung 57 wählt eine dieser Vorsummen aus. Die UND-Schaltung 54 empfängt ihr Steuersignal von einer Inverterschaltung 55, welche das Anfangs-Übertragseingangssignal INIT_CARRY in invertiert, um die Vorsummen Ai + Bi oder Ai – Bi, die unter der Voraussetzung erzeugt worden sind, daß das Signal DCy_in null ist, auf die Ausgangsleitungen 58 des Multiplexers M5 zu schalten. Eine UND-Schaltung 56 wird direkt durch das Anfangs-Übertragseingangssignal INIT_CARRY in gesteuert, um die Vorsummen Ai + Bi oder Ai – Bi, die unter der Voraussetzung erzeugt worden sind, daß das Signal DCy_in eins ist, auf die Ausgangsleitungen 58 zu schalten.
Genauso ist der Multiplexer M6 mit dem Ausgang der Vorsummen-Logikschaltung 38 verbunden, um entweder die Vorsumme Ai + Bi + 6 oder Ai – 6 – Bi, die unter der Voraussetzung erzeugt worden sind, daß das Signal DCy_in null ist, oder die Vorsumme Ai + Bi + 6 oder Ai – 6 – Bi, die unter der Voraussetzung erzeugt worden sind, daß das Signal DCy_in eins ist, auf seine Ausgangsleitungen 60 zu schalten. Die Leitungen 58 und 60 bilden die Eingänge des Multiplexers M7, welcher das Ausgangssignal des Multiplexers M5 oder das Ausgangssignal des Multiplexers M6 als die richtige Summe oder Differenz auswählt. Diese Auswahl hängt von dem Signal DCy aus der Dezimalstellen-Übertragslogik 34 und von dem aktiven Operationssteuersignal ab. Das Signal DCy ist das Übertragsausgangssignal der niedrigstwertigen Dezimalstelle, welches über die Leitung 59 zum Multiplexer M8 und zu der nächsthöheren Dezimalstelle übertragen wird. Der Multiplexer M8 empfängt von dem Operationsdecoder 32 die Steuersignale DEC ADD und DEC_SUB und erzeugt auf seiner Ausgangsleitung 61 ein Auswahlsignal, wenn das Signal DCy eins ist und ein Signal DEC ADD vorhanden ist und wenn das Signal DCy null ist und ein Signal DEC_SUB vorhanden ist. Um den letztgenannten Fall zu realisieren, enthält der von DEC_SUB gesteuerte Eingang vom M8 eine Inverterschaltung 61, welche das Komplement des Signals DCy erzeugt. Das Auswahlsignal auf Leitung 62 wird verwendet, um das Ausgangssignal des Multiplexers M6 als richtiges Signal SUM der niedrigstwertigen Dezimalstelle auf den Ausgang 64 der Einheit zu schalten. Das Komplement des von der Inverterschaltung 63 erzeugten Auswahlsignals wird verwendet, um das Ausgangssignal des Multiplexers M5 als richtiges Signal SUM auf den Ausgang 64 der Einheit zu schalten. Die beschriebene Auswahlfunktion beendet die Dezimaladdition oder -Subtraktion, ohne daß der Bedarf nach einer weiteren +/– Sechskorrektur besteht.
3 zeigt die nächsthöhere Dezimalstelle D14 der Einheit 10 und entspricht der Dezimalstelle D15, die in 2 dargestellt ist. In 3 sind die Komponenten, die den in
2 dargestellten Komponenten entsprechen, mit denselben Referenznummern gekennzeichnet, jedoch den Bitpositionen 56 bis 59 der Dezimalstelle D14 zugeordnet. In 3 wird das Dezimalstellen-Übertragseingangssignal DCy59 von Leitung 59 von 2 über Leitung 66 zu den Multiplexern M5 und M6 übertragen, um die Vorsummen auszuwählen, die in der Dezimalstelle D14 erzeugt werden. Das Ausgangssignal der Dezimalstellen-Übertragslogik 34 der Dezimalstelle D14 erscheint auf Leitung 67, welche zum Multiplexer M8 und zur Bitposition DCy55 der Dezimalstelle D13 führt.
Die Operation der Vorsummenauswahl, die in jeder der Dezimalstellen mittels der Übertragssignale DCy(15 bis 0) ausgeführt wird, beginnt mit der Verfügbarkeit des Übertragseingangssignals DCy59 und ist beendet, wenn das Übertragsausgangssignal DCy0 der höchstwertigen Dezimalstelle D0 erzeugt worden ist.
Bezüglich der binären Addition und Subtraktion ist zu beachten, daß diese Operationen ausschließlich von den Steuersignalen ANY_ADD und ANY_SUB gesteuert werden. In diesen Fällen treten die Steuersignale DEC ADD und DEC SUB nicht auf, und die Schaltungen 24, 26, 38 sowie die Multiplexer M3, M4, M6 und M8 haben keinerlei Funktion.
Wenn die Erfindung auch unter Bezugnahme auf eine bevorzugte Ausführungsform beschrieben worden ist, so liegen doch Veränderungen, Modifikationen und andere Ausführungsformen der Erfindung innerhalb des Gebietes der Erfindung, wie es in den anhängenden Ansprüche definiert wird.

Claims

Kombinierte Binär-/Dezimal-Addierereinheit (10), umfassend eine Summenlogik zum Erzeugen einer binären Rohsumme jeder Dezimalstelle einer Vielzahl von Operanden, eine Stellen-Übertragslogik (34) zum Erzeugen von binären Übertragssignalen innerhalb der Dezimalziffern sowie von Übertragsausgangssignalen der Dezimalziffern und eine Korrekturlogik für eine Sechskorrektur dezimaler Summenziffern, deren Werte innerhalb eines ungültigen Bereiches liegen, gekennzeichnet durch: (a) eine erste Korrekturlogik (26), die einen Korrekturwert von plus sechs zu jeder Dezimalziffer eines ersten Operanden der Operanden addiert; (b) eine zweite Korrekturlogik (24), die einen Korrekturwert von minus sechs zu jeder Dezimalziffer eines zweiten Operanden der Operanden addiert; (c) eine Vorsummenlogik (36, 38) die das Ausgangssignal der ersten Korrekturlogik (24) sowie den ersten Operanden der Operanden in einem unkorrigierten Zustand und das Ausgangssignal der zweiten Korrekturlogik (24) sowie den zweiten Operanden der Operanden in einem unkorrigierten Zustand empfängt, und die in jeder Dezimalstelle einen ersten Satz von Summen der korrigierten und unkorrigierten Operanden bei einem Null-Übertragseingangssignal für die Dezimalstelle sowie einen zweiten Satz von Summen der korrigierten und unkorrigierten Operanden bei einem Eins-Übertragseingangssignal erzeugt; und (d) eine Auswahllogik (M5 bis M8), die auf ein Zahleintragsignal (INIT_CARRY_in, Dcy59), auf Übertragsausgangssignale der Stellen-Übertragslogik (34) und auf ein Operationssteuersignal (DEC_ADD, DEC_SUB) reagiert, um eine der Vorsummen aus dem ersten oder zweiten Satz der Summen als die richtige Summe der Dezimalstelle auszuwählen.
Addierer gemäß Anspruch 1, dadurch gekennzeichnet, daß die Vorsummenlogik (36, 38) parallel zu der Stellen-Übertragslogik (34) angeordnet ist und ihre Ausgangssignale gleichzeitig mit der Stellen-Übertragslogik bereitstellt.
Addierer gemäß Anspruch 1, dadurch gekennzeichnet, daß die Vorsummenlogik umfaßt: (c1) eine erste Vorsummen-Logikschaltung (36), um in jeder Dezimalstelle eine Summe oder Differenz der unkorrigierten Operanden bei einem Null-Übertragseingangssignal für die Dezimalstelle sowie eine Summe oder Differenz der unkorrigierten Operanden bei einem Eins-Übertragseingangssignal für die Dezimalstelle zu erzeugen; (c2) eine zweite Vorsummen-Logikschaltung (38), um in jeder Dezimalstelle eine Summe oder Differenz der um sechs korrigierten Operanden bei einem Null-Übertragseingangssignal für die Dezimalstelle sowie eine Summe oder Differenz der um sechs korrigierten Operanden bei einem Eins-Übertragseingangssignal für die Dezimalstelle zu erzeugen; und wobei die Auswahllogik (M5 bis M8) so angeordnet ist, daß eine der von der ersten und zweiten Vorsummen-Logikschaltung erzeugten Vorsummen als die richtige Summe oder Differenz ausgewählt wird.
Addierer gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Auswahllogik umfaßt: (d1) einen ersten Multiplexer (M5), der den Ausgangssignalen der ersten Vorsummen-Logikschaltung (36) zugeordnet ist und auf ein Übertragseingangssignal (INIT_CARRY-in, DCy59) reagiert, um eine Vorsumme der unkorrigierten Operanden auszuwählen, die bei einem Null-Übertragseingangssignal für die Dezimalstelle erzeugt worden ist und der auf das Komplement eines Übertragseingangssignals (INIT_CARRY-in, Dcy59) reagiert, um eine Vorsumme der unkorrigierten Operanden auszuwählen, die bei einem Übertragseingangssignal für die Dezimalstelle erzeugt worden ist; und (d2) einen zweiten Multiplexer (M6), der den Ausgangssignalen der zweiten Vorsummen-Logikschaltung (38) zugeordnet ist und auf ein Übertragseingangssignal (INIT_CARRY-in, DCy59) reagiert, um eine Vorsumme der korrigierten Operanden auszuwählen, die bei einem Eins-Übertragseingangssignal für die Dezimalstelle erzeugt worden ist und der auf das Komplement eines Übertragseingangssignals (INIT_CARRY-in, Dcy59) reagiert, um eine Vorsumme der korrigierten Operanden auszuwählen, die bei einem Null-Übertragseingangssignal für die Dezimalstelle erzeugt worden ist.
Addierer gemäß Anspruch 4, dadurch gekennzeichnet, daß die Auswahllogik umfaßt: (d3) einen dritten Multiplexer (M7) der mit den Ausgängen der ersten und zweiten Multiplexerschaltungen (M5, M6) verbunden ist, um zwischen den Vorsummen zu unterscheiden, die von den Multiplexerschaltungen (M5, M6) in Reaktion auf das Ausgangssignal der Stellen-Übertragslogik (34) und auf das Operationssteuersignal (DEC ADD, DEC SUB) durchgeschaltet worden sind, wobei ein Ausgangssignal der Stellen-Übertragslogik (34) von null zusammen mit einem Additionsoperations-Steuersignal (DEC ADD) oder ein Ausgangssignal der Stellen-Übertragslogik (34) von eins zusammen mit einem Subtraktionsoperations-Steuersignal (DEC SUB) die Vorsumme der unkorrigierten Operanden auswählt; und wobei ein Null-Ausgangssignal der Stellen-Übertragslogik (34) zusammen mit einem Additionsoperations-Steuersignal (DEC ADD) oder ein Eins-Ausgangssignal der Stellen- Übertragslogik (34) zusammen mit einem Subtraktionsoperations-Steuersignal (DEC SUB) die Vorsumme der unkorrigierten Operanden auswählt; und wobei ein Eins-Ausgangssignal der Stellen-Übertragslogik (34) zusammen mit einem Additionsoperations-Steuersignal (DEC ADD) oder ein Null-Ausgangssignal der Stellen-Übertragslogik (34) zusammen mit einem Subtraktions-Steuersignal (DEC SUB) die Vorsumme der korrigierten Operanden auswählt.
Addierer gemäß Anspruch 3, dadurch gekennzeichnet, daß die Vorsummenlogikschaltung (36, 38) eine Bitfunktionsschaltung (42) umfaßt, die aus den Binärziffern der Dezimalziffernstelle eine Generierungsfunktion (Gi) und eine Weitergabefunktion (Pi) erzeugt, wobei die Bitfunktionen von einer Bitübertragslogik (45, 46) und einer Rohsummenlogik (48) verwendet werden, um eine Vorsumme zu erzeugen.
Addierer gemäß Anspruch 6, dadurch gekennzeichnet, daß die Bitübertragslogik (45, 46) eine erste Bitübertragungsschaltung (45), welche mit einem Null-Stellenübertragseingangssignal arbeitet, sowie eine zweite Bitübertragungsschaltung (46) umfaßt, welche mit einem Eins-Stellenübertragseingangssignal arbeitet.
Addierer gemäß Anspruch 6, dadurch gekennzeichnet, daß die Rohsummenlogik (48) eine Schaltung (49, 50) zur Ausführung von AND-Verknüpfungen der Weitergabefunktionen (Pi) und der komplementären Generierungsfunktionen (Gi) enthält.
Addierer gemäß Anspruch 6, dadurch gekennzeichnet, daß die Vorsummenlogik Schaltungen (51, 52) zum Verknüpfen des Ausgangssignals der Rohsummenlogik (48) mit den Ausgangssignalen der ersten und zweiten Bitübertragsschaltungen (45, 46) zur Erzeugung von zwei Vorsummen (SUM1, SUM0) aufweist.
Addierer gemäß Anspruch 1, gekennzeichnet durch eine Operandenmodifikationslogik (M1 bis M4), welche die Eingangssignale der Stellen-Übertragslogik (34) und der Vorsummenlogik (36, 38) durch Auswahl der wahren Operanden (A, B), des Einer-Komplementes eines der Operanden (B) und der um sechs korrigierten Operanden (A – 6 oder B + 6) bestimmt und die ausgewählten Operanden auf die Stellen-Übertragslogik (34) und die Vorsummenlogik (36, 38) schaltet.
Addierer gemäß Anspruch 10, dadurch gekennzeichnet, daß die Operandenmodifikationslogik eine erste Multiplexerschaltung (M1) umfaßt, die von Additions- und Subtraktionssteuersignalen (ANY_ADD, ANY_SUB) gesteuert wird, um den wahren Operanden (B) oder dessen Komplement auszuwählen, eine zweite Multiplexerschaltung (M2), die von Dezimaladditions-Steuersignalen (DEC ADD) gesteuert wird, um den wahren Operanden (B) oder dessen Komplement oder den um +6 korrigierten Operanden (B) auf die Stellen-Übertragslogik (34) zu schalten, sowie eine dritte und eine vierte Multiplexerschaltung (M3, M4), die von Dezimaladditions- und Dezimalsubtraktions-Steuersignalen (DEC ADD, DEC SUB) gesteuert werden, um den wahren Operanden (B), oder dessen Komplement, den wahren Operanden (A), den mit +6 korrigierten Operanden (B) und/oder den mit –6 korrigierten Operanden (A) auf die Vorsummenlogik (36, 38) zu schalten.
Addierer gemäß Anspruch 1, wobei die Stellen-Übertragslogik (34) ein Parallelübertragsaddierer ist.